摘要
接收机是通信系统中的一个关键模块。在无线通信中，无线信道中的噪声，干扰及其时变特性，多径效应是直接作用于接收端的，所以接收机性能的优劣决定了整个系统的通信质量。最佳接收机的作用就是如何最佳地从噪声中提取有用信号。本文中主要介绍了匹配接收机，相关接收机和Rake接收机三种接收机或主要模块的FPGA设计。
FPGA技术的快速发展，很大地改变了传统数字系统设计的方法。FPGA 以其开发周期短，保密性好等特点为人们对通信系统的研究提供了方便。FPGA是一种可编程逻辑器件，有其相应的编程语言，Verilog即是FPGA的编程语言，这种语言的特点是与C语言类似，过程化编程给设计者以很大的方便。
本文旨在对接收机原理充分了解的基础上对三种最佳接收机实现FPGA的设计，并在集成开发工具Quartus 2中进行设计和仿真。从原理入手，首先本文对三种接收机的原理逐一分析，介绍接收机所涉及的有关知识。然后在原理的基础上抽象出模型，算法和参数，据此实现最佳接收机的FPGA设计。
关键词：最佳接收机；FPGA；Verilog
ABSTRACT
Receiver is a key module of communication systerm. In wireless communication,the noise of wireless channel,time-varying characteristics and multi-path directly effect on the receiving end. Therefore,the merist of the receiver determines the quality of the entire system of communication. The role of the best receivers is how to extract the useful signal from the noise.In this paper,we mainly introduce the match receiver,the corre receiver and the key module of the Rake receiver.
The rapid development of FPGA technology,has greatly changed the traditional method of digital system design.Because the character of short cycle and good confidentiality ,FPGA is very fit for the communication system research.FPGA is a programmable logic device and Verilog is the programming language of FPGA.This language is similar with C language,so it’s easy for designer.
The purpose of this paper is to design FPGA of three best receiver,based on the fully understanding of the principle.And to design and simulation in the integrated development tools—quartus.Starting from the principle,firstly we analysize the principle of each of the three receiver and introduce the knowledge involved.Then we summing up the abstract model,algorithm and parameters.Accordingly to this,wo design FPGA of the best receiver.
KEY WORDS: best receiver;FPGA;verilog
目录
第一章前言 (4)
1. 课题研究目的和意义 (4)
2. 课题研究现状 (5)
3. 本文组织结构 ·············································错误！未定义书签。
4. 本章小结 ···················································错误！未定义书签。第二章关键技术···············································错误！未定义书签。
1. 爬行器相关技术 (7)
1.1 Web爬行器 ·············································错误！未定义书签。
1.2 基于主题的Web爬行器 ·····························错误！未定义书签。
1.3 网页搜索策略 ·········································错误！未定义书签。
1.4 HTTP服务器与HTTP客户机之间的会话·········错误！未定义书签。
1.5 HTML页面结构 ········································错误！未定义书签。
1.6 站内链接与站外链接 ································错误！未定义书签。
1.7 Java的多线程机制 ··································错误！未定义书签。
2. 分类器相关技术 (10)
2.1 文本自动分类技术 ···································错误！未定义书签。
2.2 向量空间模型 ·········································错误！未定义书签。
2.3 kNN分类算法 ··········································错误！未定义书签。
3. 本章小结 (11)
第三章系统需求 (13)
1. 用户需求 (14)
1.1 用户界面 ···············································错误！未定义书签。
1.2 用户操作 ···············································错误！未定义书签。
2. 设计目标 (15)
3. 实现工具及运行环境 (19)
3.1 开发工具 ···············································错误！未定义书签。
3.2 软件运行环境 ·········································错误！未定义书签。
4. 本章小结 ...................................................错误！未定义书签。第四章概要设计.. (19)
1. 总体设计 ···················································错误！未定义书签。
1.1 系统体系结构 (20)
1.2 基本设计概念 ·········································错误！未定义书签。
1.3 处理流程 ···············································错误！未定义书签。
2. 模块设计 ···················································错误！未定义书签。
2.1 程序模块划分和功能分配 (25)
2.1.1 程序模块清单····································错误！未定义书签。
2.1.2 各程序模块功能描述 ··························错误！未定义书签。
2.2 功能-模块对照表·····································错误！未定义书签。
3. 软件模块逻辑关系 ·······································错误！未定义书签。
4. 本章小结 ...................................................错误！未定义书签。第五章详细设计.. (30)
1. 模块详细设计 (33)
1.1 URL存储器模块 (33)
1.2 协议模块 ···············································错误！未定义书签。
1.2.1 HTTP协议模块···································错误！未定义书签。
1.2.2 机器人禁止访问协议模块 (36)
1.3 处理模块 (38)
1.3.1 网页文件分析模块 (38)
1.3.2 网页信息保存模块 (40)
1.3.3 训练集特征向量读取 (41)
1.3.4 待分类网页特征向量读取 (43)
1.3.5 网页分类模块 (44)
1.3.6 网页存储模块 (47)
1.4 站内（外）链接模块 (48)
1.5 日志管理模块 (49)
1.6 线程控制器 (51)
1.7 结果生成模块 (53)
1.8 计时模块 (54)
1.9 界面设计 (55)
2. 系统类说明 (57)
3. 本章小结 (57)
第六章系统测试及运行结果分析 (58)
1. 运行环境 (58)
2. 运行测试 (58)
2.1 软件运行 (58)
2.2 运行界面 (58)
3. 运行结果分析 (63)
4. 软件特色 (67)
5. 本章小结 (69)
第7章结论 (70)
1. 毕业设计完成的任务 (70)
2. 系统存在的不足和有待改进的地方 (70)
3. 收获和总结 (72)
致谢..............................................................错误！未定义书签。参考文献.. (75)
附录 (77)
TR_Con_ZD板卡设计经验总结 针对TR板卡的PCB布线一根线未动想到的TR板卡bank分配方法介绍 与原来在华为工作的师兄（他做的TR板卡的PCB）聊了一下，他说TR板卡的FPGA线序一根都没改。Bank分配是我来做的，原则是方便PCB走线。分配时候是参考下面的资料来分配的。 TR板卡结构图 XC6VSX315T-FF1759的bank管脚分布图
的上方，因此将FPGA逆时针转90°，如下图所示，这样PCB布线就比较方便了。
分配bank的时候没有考虑Bank在FPGA内部的分布图，如下图所示：
想到的硬件设计流程的东西 师兄说：“动一根线的话，都需要FPGA程序重新跑一遍，这需要浪费很多时间。”FPGA 程序？TR板卡的程序还没有呢！的确值得思考了，到底这个设计应该是按照怎样的一个流程。 在华为，是按照这样的流程进行的。 1.硬件设计人员将IO需求，板卡供电等情况反馈给逻辑设计人员 2.逻辑人员对所需的FPGA资源做评估，最终确定FPGA型号（硬件设计人员也可以参与 一起选型） 3.逻辑设计人员对FPGA进行bank分配，需要以下资源： a)硬件设计人员提供硬件设计框图 b)最好对所用的IO先画一个自己根据原理图框图分配的bank的原理图草图，导入 PCB后进行一下预布局，这样信号流程就清晰了。 逻辑人员根据上述资源进行bank的分配，因为他们对FPGA内部的资源最清楚。逻辑人员要兼顾PCB布局布线的方便，有时候不可能照顾都到布局布线的方便。这时候，就需要在硬件设计人员和FPGA设计人员之间来回折腾，最终兼顾双方，得到一个bank 分配方案。 4.FPGA人员根据bank分配，写一个测试评估的程序，如果能够跑通，时序满足设计需求， 说明现在的bank分配可以使用，如果出现严重的时序错误，那么就需要考虑重新分配bank，通过不断地调整，最终确定板卡的bank分配。 5.根据最终的bank分配方案设计原理图。
BJ-EPM240T100学习板实验教程 模块化设计方法的设计流程 将这种模块化设计思路运用于FPGA/CPLD设计，将大规模复杂系统按照一定规则划分成若干模块，然后对每个模块进行设计输入、综合，并将实现结果约束在预先设置好的区域内，最后将所有模块的实现结果有机地组织起来，就能完成整个系统的设计。 （1）顶层模块的设计：项目管理者需要完成顶层模块的设计输入与综合，为进行Modular Design实现阶段的第一步—初始预算阶段（Initial Budgeting Phase）做准备。 （2）子模块的设计：每个项目成员相对独立地并行完成各自子模块的设计输入和综合，为进行Modular Design实现阶段的第二步—子模块的激活模式实现（ActiveModule Implementation）做准备。 模块化设计的实现步骤是整个模块化设计流程中最重要、最特殊的，它包含： （1）初始预算–本阶段是实现步骤的第一步，对整个Modular Design起着指导性的作用。在初始预算阶段，项目管理者需要为设计的整体进行位置布局，只有布局合理，才能够在最大程度上体现Modular Design的优势；反之，如果因布局不合理而在较后的阶段需要再次进行初始预算，则需要对整个实现步骤全面返工。 （2）子模块的激活模式实现（Active ModuleImplementation）--在该阶段，每个项目成员并行完成各自子模块的实现。 （3）模块的最后合并（Final Assembly）--在该阶段项目管理者将顶层的实现结果和所有子模块的激活模式实现结果有机地组织起来，完成整个设计的实现步骤。 模块化设计中模块划分的基本原则为： 子模块功能相对独立，模块内部联系尽量紧密，而模块间的连接尽量简单。
模块化设计方法及其在机械设计中的应用 摘要：随着社会经济的发展，为了提高企业生产效率，模块化设计理念在机械设计领域日益广泛，其对于整合市场、优化结构具有重要意义。我们要树立创新意识，加强其在机械设计中的研究运用，实现模块化的转变。 关键词：模块化；设计方法；机械设计 随着技术的发展和经验的总结，在机械设计中，越来越多的设计方相继出现，并逐渐得到广泛的运用。在实际工作中传统的机械包装方法的弊端日益显现，越来越多不适应机械设计的需要，而模块化设计方法逐渐得到广泛的运用。 1 机械产品模块化涵义 模块化就是以它的观点去对产品或者系统进行策划和生产方案，在某个限度内的一样或者存在差异的功能、相异规格的产品探究讨论，区分并设计。机械产品的模块化主要可从以下几方面进行分析： （1）功能需求集，指的是市场和客户对模块化产品基本功能要求的合集。产品的功能需求是进行产品模块化的重要内容，是产品发展的重要方向。 （2）功能模块，强调的为产品里所能够充分发挥其性能因素的作用. （3）结构模块，指的是功能模块的具体结构，一般由部件或子结构模块组成。 （4）模块接口，指的是描述结构模块组合时相互间的几何、物理关系的结合面，模块接口是模块组合的重要依据。 （5）基础模块，通用型接口模块，能够满足基本功能，而得以实现的定向模块功能演进的模块形式。 2 模块化设计 2.1 模块划分标准 为了让人们对模块化设计方法在机械设计中运用有更为详细的了解，对模块化的设计进行划分，在数控立式车床设计中，运用模块化设计方法，其中最为关键的内容是进行功能与结构分析，这是决定设计效果的关键内容。因此，设计开始前，要对模块进行处理，详细划分模块。当前，还没有任何一种标准可以作为模块划分原则。这里，依据不同侧重点，对不同模块进行划分。模块具有独立性，
基于FPGA的多功能数据选择器设计与实现 章军海201022020671 [摘要]传统的数字系统设计采用搭积木式的方法来进行设计，缺乏设计的灵活性。随着可编程逻辑器件(PLD)的出现，传统设计的缺点得以弥补，基于PLD的数字系统设计具有很好的灵活性，便于电路系统的修改与调试。本文采用自顶向下的层次化设计思想，基于FPGA设计了一种多功能数据选择器，实现了逻辑单元可编程、I/O单元可编程和连线可编程功能，并给出了本设计各个层次的原理图和仿真时序图；本文还基于一定的假设，对本设计的速度和资源占用的性能进行了优化。 [关键词]层次化设计;EDA;自顶向下；最大时延 0引言： 在现代数字系统的设计中，EDA(电子设计自动化)技术已经成为一种普遍的工具。基于EDA技术的设计中，通常有两种设计思想，一种是自顶向下的设计思想，一种是自底向上的设计思想[1]。其中，自顶向下的设计采用层次化设计思想，更加符合人们的思维习惯，也容易使设计者对复杂系统进行合理的划分与不断的优化，因此是目前设计思想的主流。基于层次化设计思想，实现逻辑单元、I/O单元和连线可编程可以提高资源的利用效率，并且可以简化数字系统的调试过程，便于复杂数字系统的设计[2][3]。 1系统原理图构架设计 1.1系统整体设计原理 本设计用于实现数据选择器和数据分配器及其复用的I/O端口和连线的可编程却换，提高系统的资源利用效率。系统顶层原理框图如图1所示，系统拥有两个地址选择端口a0、a1，一个功能选择端口ctr，还有五路I/O复用端口。其中，地址选择端口用于决定数据选择器的数据输入端和数据分配器的数据输出端；功能选择端口用于切换数据选择器和数据分配器，以及相应的I/O端口和连线；I/O复用端口数据的输入和输出，其功能表如表一所示。 图1顶层模块原理图 表一顶层系统功能表
FPGA设计流程指南 前言 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： ●在于规范整个设计流程，实现开发的合理性、一致性、高效性。 ●形成风格良好和完整的文档。 ●实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 ●便于新员工快速掌握本部门FPGA的设计流程。 由于目前所用到的FPGA器件以Altera的为主，所以下面的例子也以Altera为例，工具组合为modelsim + LeonardoSpectrum/FPGACompilerII + Quartus，但原则和方法对于其他厂家和工具也是基本适用的。
目录 1. 基于HDL的FPGA设计流程概述 (1) 1.1 设计流程图 (1) 1.2 关键步骤的实现 (2) 1.2.1 功能仿真 (2) 1.2.2 逻辑综合 (2) 1.2.3 前仿真 (3) 1.2.4 布局布线 (3) 1.2.5 后仿真（时序仿真） (4) 2. Verilog HDL设计 (4) 2.1 编程风格（Coding Style）要求 (4) 2.1.1 文件 (4) 2.1.2 大小写 (5) 2.1.3 标识符 (5) 2.1.4 参数化设计 (5) 2.1.5 空行和空格 (5) 2.1.6 对齐和缩进 (5) 2.1.7 注释 (5) 2.1.8 参考C语言的资料 (5) 2.1.9 可视化设计方法 (6) 2.2 可综合设计 (6) 2.3 设计目录 (6) 3. 逻辑仿真 (6) 3.1 测试程序（test bench） (7) 3.2 使用预编译库 (7) 4. 逻辑综合 (8) 4.1 逻辑综合的一些原则 (8) 4.1.1 关于LeonardoSpectrum (8) 4.1.1 大规模设计的综合 (8) 4.1.3 必须重视工具产生的警告信息 (8) 4.2 调用模块的黑盒子（Black box）方法 (8) 参考 (10) 修订纪录 (10)
FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
当今制造业企业一方面必须利用产品的批量化、标准化和通用化来缩短上市周期、降低产品成本、提高产品质量，另一方面还要不断地进行产品创新使产品越来越个性化，满足客户的定制需求。这样，如何平衡产品的标准化、通用化与定制化、柔性化之间的矛盾，成为赢得竞争的关键能力。平台化、模块化的产品设计和生产可以在保持产品较高通用性的同时提供产品的多样化配置，因此平台化、模块化的产品是解决定制化生产和批量化生产这对矛盾的一条出路。 以下总结了推行模块设计过程需要关注的要点： 1 产品模块化设计各个部门远景目标： 1）产品开发：产品开发过程分解为平台开发和产品开发过程，专门的团队进行平台的设计和优化，新产品的开发由平台通过 变量配置实现； 2）产品制造：产品制造部门按照产品平台分配产线和装配资源； 3）供应链管理：实现零库存，根据模块的要求选择能够承接模块设计和开发的供应商； 4）市场部门：实现按订单制定产品开发和制造计划。 2 模块化实施过程： 1）产品系列平台划分，采用“产品型号组方法”则是对整个目标 市场划分所进行的全部变型型号的规划和开发。新产品规划要
定义一组变型型号。配置应当与市场定位关联，其实际定义应 当与产品性能的部分关联，并体现出不同变型型号之间的差异。 2)产品模块划分，可以采用MFD方法进行模块划分，步骤包括： a 定义客户需求,利用卡诺模型区分客户需求与满意度关 系、使用QFD方法定义客户需求与产品性能的对应关系； b 选择技术方法，定义产品功能树，使用波氏方法选择 技术方法；使用DPM矩阵描述技术方法与产品性能的对 应关系； c 产生模块概念，定义模块驱动与技术解决方案的对应关 系，最理想的模块技术解决方法是可以自己组合成一个模 块，至少可以作为一个模块的基础; 不够优化的技术解决 方法应该和其他技术解决方法整合在一起组成模块。 d 评估模块概念,定义模块接口，优化模块接口。 e 模块优化，创建模块规格说明，进行模块优化，进行 经济和技术上的评价。 3）选项变量定义；在一个平台上定义许可的选项/选项集，定义选项之间的关系和约束。 3 模块化设计考核指标 1）部署通用产品结构的型号组/ 全部型号组； 2）通用模块实例/ 全部的模块实例； 3）CAD/PDM系统中零部件族的利用率；
【基础?应用】 基于FP GA 的脉冲发生器的设计 ① 张 涛 (北方交通大学电子信息工程学院,北京100044)【摘 要】 以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。 【关键词】 脉宽调制;脉冲发生器;可编程门阵列 1 FP G A 简介 FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。FP G A 已成为当前主流的PLD 器件之一。 1.1 PLD 的主要特点 (1)缩短研制周期。 (2)降低设计成本。用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。 (3)提高设计灵活性和可靠性。大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。 由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。 ⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。 ⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。 综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。 参考文献 [1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456 [2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699 [3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337 (责任编辑:常 平) 2003年4月第19卷第2期 武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2 ①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。
2 Quartus II软件的使用、开发板的使用 本章将通过3个完整的例子，一步一步的手把手的方式完成设计。完成这3个设计，并得到正确的结果，将会快速、有效的掌握在Altera QuartusII软件环境下进行FPGA设计与开发的方法、流程，并熟悉开发板的使用。 2.1 原理图方式设计3-8译码器 一、设计目的 1、通过设计一个3-8译码器，掌握祝组合逻辑电路设计的方法。 2、初步了解QuartusII采用原理图方式进行设计的流程。 3、初步掌握FPGA开发的流程以及基本的设计方法、基本的仿真分析方法。 二、设计原理 三、设计内容 四、设计步骤 1、建立工程文件 1）双击桌面上的Quartus II的图标运行此软件。
开始界面 2）选择File下拉菜单中的New Project Wizard，新建一个工程。如图所 示。 新建工程向导
3）点击图中的next进入工作目录。 新建工程对话框 4）第一个输入框为工程目录输入框，用来指定工程存放路径，建议可根据自己需要更改路径，若直接使用默认路径，可能造成默认目录下存放多个工程文件影响自己的设计，本步骤结束后系统会有提示（当然你可不必理会，不会出现错误的）。第二个输入框为工程名称输入框。第三个输入框为顶层实体名称输入框，一般情况下保证工程名称与顶层实体名称相同。设定完成后点击next。
指定工程路径、名称 5）设计中需要包含的其它设计文件，在此对话框中不做任何修改，直接点 击next。 工程所需其它文件对话框
6）在弹出的对话框中进行器件的选择。在Device Family框中选用Cyclone II，然后在Available device框中选择EP2C35F484C8,点击next进入下一步。 器件选择界面 7）下面的对话框提示可以勾选其它的第三方EDA设计、仿真的工具，暂时不作任何选择，在对话框中按默认选项，点击next。
典型的FPGA 设计开发流程 (2011-10-02 16:08:17) 标签： 杂谈 分类： 专业总结 FPGA 的设计流程就是利用EDA 开发软件和编程工具对FPGA 芯片进行开发的过程。FPGA 的开发流程一般如图1所示，包括电路设计、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。 图1 FPGA 开发的一般流程 1． 电路功能设计 在系统设计之前，首先要进行的是方案论证、系统设计和FPGA 芯片选择等准备工作。系统工程师根
据任务要求，如系统的指标和复杂度，对工作速度和芯片本身的各种资源、成本等方面进行权衡，选择合理的设计方案和合适的器件类型。一般都采用自顶向下的设计方法，把系统分成若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接使用EDA元件库为止。 2．设计输入 设计输入是将所设计的系统或电路以开发软件要求的某种形式表示出来，并输入给EDA工具的过程。常用的方法有硬件描述语言（HDL）和原理图输入方法等。原理图输入方式是一种最直接的描述方式，在可编程芯片发展的早期应用比较广泛，它将所需的器件从元件库中调出来，画出原理图。这种方法虽然直观并易于仿真，但效率很低，且不易维护，不利于模块构造和重用。更主要的缺点是可移植性差，当芯片升级后，所有的原理图都需要作一定的改动。目前，在实际开发中应用最广的就是HDL语言输入法，利用文本描述设计，可以分为普通HDL和行为HDL。普通HDL有ABEL、CUR 等，支持逻辑方程、真值表和状态机等表达方式，主要用于简单的小型设计。而在中大型工程中，主要使用行为HDL，其主流语言是Verilog HDL和VHDL。这两种语言都是美国电气与电子工程师协会（IEEE）的标准，其共同的突出特点有：语言与芯片工艺无关，利于自顶向下设计，便于模块的划分与移植，可移植性好，具有很强的逻辑描述和仿真功能，而且输入效率很高。 3．功能仿真 功能仿真，也称为前仿真，是在编译之前对用户所设计的电路进行逻辑功能验证，此时的仿真没有延迟信息，仅对初步的功能进行检测。仿真前，要先利用波形编辑器和HDL等建立波形文件和测试向量（即将所关心的输入信号组合成序列），仿真结果将会生成报告文件和输出信号波形，从中便可以观察各个节点信号的变化。如果发现错误，则返回设计修改逻辑设计。常用的工具有Model Tech公司的ModelSim、Sysnopsys公司的VCS和Cadence公司的NC-Verilog以及NC-VHDL等软件。虽然功能仿真不是FPGA开发过程中的必需步骤，但却是系统设计中最关键的一步。
家具模块化设计方法实例分析 1前言 当前，消费者对家具的个性化需求日益凸显，如何满足这种需求已经成为越来越多家具企业发展的关键。要做到既符合现代机械化生产的发展主流，又节约成本，且能提高产品的市场竞争力。这确实为难了不少的家具企业。有一坐企业尝试通过从销售终端满足个性化，但众多形态各异、尺寸繁多的家具定单从销售端传送至生产和设计部门，却带来了新的矛盾：设计任务艰巨、生产设计难排、产品质量难以保证，甚至由于部件尺寸的相近导致出错率增加、生产效率低下。有一些敢于吃螃蟹的企业尝试从设计入手，通过标准零部件的设计、组合成新产品来满足这种“个性化”“的需求。但遗憾的是，这种做法并未带来预期的效果，单一的产品导致了销售客额和顾客满意率的下降。所以，如何实现产品的个性化？是从销售端，还是从设计与生产端着手呢？这是家具企业必须根据企业现状做出回答的问题。定制是从销售端解决问题，而模块化设计是从设计端解决问题，旨在通过设计具有标准性和通用性的功能模块，达到组合成多样化的家具的目的。毫无疑问，模块化设计在家具业具有很大的发展潜力，它既能解决个性化需求的问题，还能做到低成本与高效率。 模块化设计属于方法学的范畴，在其他工业行业中已经得到了长足的发展。由于家具消费环塘和制造环境的变化，模块化设计以其特有的优势，开始在家具行业尤其是办公家具中应用。而对于民用家具，
近年来个性化需求与家具企业的生产矛盾日益突出，有关模块化设计的探索才刚刚开始。鉴于国内尚无系统的家具模块化设计理论来指导企业的实践，本文着重以衣橱为例，详细具体地分析单个家具的非模块化设计过程，以进一步明确家具模块化设计的必要性和可操作性。 2 设计概念及设计方法 家具模块化设计指的是在对家具进行功能分析的基础上，划分并设计出一系列的家具功能模块，通过功能模块的选择与组合构成不同的家具，以满足市场多样化需求的设计方法。与传统的设计方法相比较，家具模块化设计呈现出许多新特征。首先，它是针对模块和家具产品系统的设计，既要设计模块，又要设计家具成品。其次，它以标准化、通用化的零部件快速组合成家具，能实现家具的多样化。模块化设计不同于标准化设计，标准化设计带来的是单一的产品，而模块化设计则不然，在设计之初就考虑模块可组合成产品的多样性。因此模块化设计是在标准化设计基础之上，实现产品多样化的一种方法。 根据家具模块化设计的概念，笔者提出从三个层次展开家具的模块化设计。第一层次是家具模块化总体设计。这个阶段主要是进行模块化系统的总体策划，确定模块化实施的范围。良好的模块化总体设计，是模块化设计得以实现的基础。第二层次是家具模块设计，这是模块化设计系统具体化的过程，是承上启下的环节。模块化设计的好坏，直接影响到模块化家具组合的最终效果。第三层次是家具模块化产品设计。这个阶段主要是选择模块，评价模块可能组合方式的合理
研究生课程论文 课程名称基于FPGA的模拟IIC接口设计与实现授课学期2012 学年至2013 学年第一学期学院电子工程学院 专业电子与通信工程 学号2012011603 姓名 任课教师 交稿日期2013.01.10 成绩 阅读教师签名 日期 广西师范大学研究生学院制
基于FPGA的模拟I2C接口设计与实现 摘要：本文论述了I2C总线的基本协议，以及基于FPGA 的模拟I2C 总线接口模块的设计,在QuartusII软件中用Verilog HDL语言编写了部分I2C总线接口功能的程序代码，生成原理图模块。并连接好各个模块，进行了时序仿真。最后，下载到FPGA的板运行测试。 关键词：I2C 接口FPGA Verilog 1课题研究意义、现状及应用分析 目前市场上主流的嵌入式设备主要是微处理器、DSP等，但FPGA 以其独有的高抗干扰性、高安全性正在逐步取得开发公司的青睐，在FPGA上开发I2C势在必行。并且利用EDA 工具设计芯片实现系统的功能，已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。模块化的设计思想在软件设计过程中越来越被重视。I2C总线是Philips 公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。因此，基于FPGA的I2C总线设计有着广泛的应用前景。
2课题总体方案设计及功能模块介绍 本设计主要分三大模块，分别是I2C 总线接口模块、按键输入控制模块、数码管显示模块。I2C总线模块集成了I2C协议用于和总线相接EEPROM的通信；按键输入控制模块用于控制I2C模块的页读、页写、字节读、字节写功能；数码管显示模块用于显示通过I2C总线读取EEPROM中的数据。 3I2C接口设计原理 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10 Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。 3.1总线的构成 I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都
回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对初学者有所帮助。 废话不说了，下面进入正题，学习FPGA我主要经历了这么几个阶段： ①、Verilog语言的学习，熟悉Verilog语言的各种语法。 ②、FPGA的学习，熟悉QuartusII软件的各种功能，各种逻辑算法设计，接口模块(RS232,LCD,VGA,SPI,I2c等)的设计，时序分析，硬件优化等，自己开始设计简单的FPGA 板子。 ③、NiosII的学习，熟悉NiosII的开发流程，熟悉开发软件(SOPC,NiosII IDE),了解NiosII 的基本结构，设计NiosII开发板，编写NiosII C语言程序，调试板子各模块功能。先来说说第一个阶段，现在主要的硬件描述语言有VHDL，Verilog两种，在本科时老师一般教VHDL，不过现在 Verilog用的人越来越多，其更容易上手(与C语言语法比较类似),也更灵活，现在的IC设计基本都用Verilog。像systemC，systemVerilog之类的应该还在萌芽阶段，以后可能会有较大发展。鉴于以上原因我选择了Verilog作为我学习的硬件描述语言。 其实有C语言的基础，学起Verilog的语言很简单，关键要有并行的概念，所有的module，assign，always都是并行的，这一点与软件语言有明显不同。这里推荐几本评价比较好的学习Verilog的书籍： ①、《verilog 数字系统设计教程》，这本书对于入门是一本很好的书，通俗易懂，让人很快上手，它里面的例子也不错。但本书对于资源优化方面的编程没有多少涉及到。 ②、《设计与验证Verilog HDL》，这本书虽然比较薄，但是相当精辟，讲解的也很深入，很多概念看了这本书有种豁然开朗的感觉，呵呵。 学习Verilog其实不用看很多书，基本的语法部分大家都一样，关键是要自己会灵活应用，多做练习。 Verilog语言学了一段时间，感觉自己可以编点东西，希望自己编的程序在板子上运行看看结果，下面就介绍我学习的第二个阶段。 刚开始我拿了实验室一块CPLD的开发板做练习，熟悉QuartusII的各种功能，比如IP的调用，各种约束设置，时序分析，Logiclock设计方法等，不过做到后面发现CPLD 的资源不太够(没有内嵌的RAM、不能用SignalTapII，LE太少等)，而实验室没有FPGA开发板，所以就萌生了自己做FPGA开发板的意图，刚好Cadence我也学的差不多了，就花了几天时间主要研究了FPGA配置电路的设计，在板子上做了Jtag和AS下载口，在做了几个用户按键和LED，其他的口全部引出作为IO口，电路比较简单，板子焊好后一调就通了(心里那个爽啊...)。我选的FPGA是cycloneII系列的EP2C5，资源比以前的FPGA多了好几倍，还有PLL，内嵌的RAM，可以试试SignalTapII，用内嵌的逻辑分析仪测试引脚波形，对于FPGA的调试，逻辑分析仪是至关重要的。利用这块板子我完成了项目中的几个主要功能：RS232通信，指令译码，配置DDS，AD数据高速缓存，电子开关状态设置等，在实践中学习起来真的比平时快很多，用到什么学什么动力更大。这个时候我主要看的数据有这几本感觉比较好： ①、《Altera FPGA/CPLD 设计（基础篇）》：讲解一些基本的FPGA设计技术，以及QuartusII中各个工具的用法（IP，RTL，SignalProbe，SignalTapII，Timing Closure Floorplan，chip Editor等），对于入门非常好。 ②、《Altera FPGA/CPLD 设计（高级篇）》：讲解了一些高级工具的应用，LogicLock，时序约束很分析，设计优化，也讲述了一些硬件编程的思想，作为提高用。
FPGA基本设计流程 首先建立工作库目录，以便设计工程项目的存储。注意不要将文件夹 1 建立工作库文件夹和编辑设计文件 1.1 新建一个文件夹（注意文件夹不能用中文，也不要用数字） 任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。此文件夹将被EDA软件默认为工作库（Work Library）。一般，不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都必须放在同一文件夹中。在建立了文件夹后就可以将设计文件通过Quartus II的文本编辑器编辑并存盘，这里新建文件夹在E盘中，取名为 jsq，则其路径是e:\jsq。步骤如下： 1.2 源程序输入 打开计算机桌面上图表，选择菜单File→New，出现如图1所示见面，在New窗口Device Design Files中选择编译文件的语言类型，这里选择VHDL File,选好后用鼠标左键点击OK，出现源程序输入窗口如图2所示（以十进制为例）。 图1 选择编译文件的语言类型
图2 源程序输入窗口 源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能） IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHERS =>'0'); --大于9，计数值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT <= '1'; --计数大于9，输出进位信号 ELSE COUT <= '0'; END IF;
一个合格的FPGA工程师需要掌握哪些知识？这里根据自己的一些心得总结一下，其他朋友可以补充啊。 1.Verilog语言及其于硬件电路之间的关系。 2.器件结构（最好熟练掌握Spartan3，Vertix4系列的器件结构，及其资源于Verilog行为描述方法的关系。）。 3.开发工具（熟练掌握Synplify,Quartus，ISE,Modelsim)。 4.数字电路（组合电路，触发器，特别是D触发器构成分频器，奇数倍分频占空比为50%，时序电路，并且能用Verilog语言描叙。）。 5.熟悉FPGA设计流程（仿真，综合，布局布线，时序分析）。 6.熟练掌握资源估算（特别是slice,lut,ram等资源的估算）。 7.同步设计原理。 8.熟练掌握基本概念（如建立时间，保持时间，流量（即所做FPGA设计的波特率）计算，延迟时间计算（所做FPGA设计），竞争冒险，消除毛刺的方法等等）。 9.具备具体设计经验（对应届生而言如毕业设计）。 10.良好的设计思路（流水线设计即熟称打拍子，在速率资源功耗之间的折中考虑）。 一个合格的FPGA工程师至少在以下三个方面的一个非常熟悉： 1.嵌入式应用 2.DSP应用 3.高速收发器应用 将自己的走过的弯路和总结的经验与大家分享一下，希望对您有一点点
的参考价值。 首先从先从如何成为一个合格的设计者说起吧！初学者觉得一切都是挑战，一切都新鲜，不知从何处下手。我总结了学习EDA逻辑设计的4个步骤，请拍砖！ 1。首先，应该好好学习一下FPGA/CPLD的设计设计流程。 不要简单的以为就是设计输入－》仿真－》综合－》实现那么一回事，要抠细，要学精，要多问每个步骤的注意事项，区分相关步骤的联系和区别。比如要搞清楚功能仿真、综合后仿真、Translate后仿真、Map 后的仿真、布局布线后仿真的作用都是什么，什么时候应该做，什么时候可以不做这些仿真！学习清楚了设计流程最大的好处就是有利于培养良好的EDA设计习惯，日后会受益非浅！ 2。关于设计输入和Coding Style。 设计输入最好学习HDL语言，Verilog、VHDL都可以，可以把状态机输入和原理图输入作为补充内容，但不是重点。我在前面的帖子已经反复强调了Coding Style的重要性。因为它是逻辑设计人员的一个基本业务素质。而且Coding Style不是看几篇文章，学几条原则就能够成为高手的，他需要您在工作中不断的体会和积累，在学习的最初，有Coding Style的意识，设计者就会有意的积累，对日后发展很有好处。反之则后患无穷。 3。培养硬件的意识，培养系统的观念。 我也在交流和授课的时候很强调硬件意识，如果从形式上看，逻辑设计随着智能化和优化手段的不断发展最后会越来越灵活，越来越简单。比
家具模块化设计方法实例分析 1 前言 当前，消费者对家具的个性化需求日益凸显，如何满足这种需求已经成为越来越多家具企业发展的关键。要做到既符合现代机械化生产的发展主流，又节约成本，且能提高产品的市场竞争力。这确实为难了不少的家具企业。有一坐企业尝试通过从销售终端满足个性化, 但众多形态各异、尺寸繁多的家具定单从销售端传送至生产和设计部门，却带来了新的矛盾：设计任务艰巨、生产设计难排、产品质量难以保证，甚至由于部件尺寸的相近导致出错率增加、生产效率低下。 有一些敢于吃螃蟹的企业尝试从设计入手，通过标准零部件的设计、组合成新产品来满足这种个性化”的需求。但遗憾的是，这种做法并未带来预期的效果，单一的产品导致了销售客额和顾客满意率的下降。所以，如何实现产品的个性化？是从销售端，还是从设计与生产 端着手呢？这是家具企业必须根据企业现状做出回答的问题。定制是从销售端解决问题，而模块化设计是从设计端解决问题，旨在通过设计具有标准性和通用性的功能模块，达到组合成多样化的家具的目的。毫无疑问，模块化设计在家具业具有很大的发展潜力，它既能解决个性化需求的问题，还能做到低成本与高效率。 模块化设计属于方法学的范畴，在其他工业行业中已经得到了长足的发展。由于家具消费环塘和制造环境的变化，模块化设计以其特 有的优势，开始在家具行业尤其是办公家具中应用。而对于民用家具, 近年来个性化需求与家具企业的生产矛盾日益突出，有关模块化设计的探索才刚刚开始。鉴于国内尚无系统的家具模块化设计理论来指导企业的实践，本文着重以衣橱为例，详细具体地分析单个家具的非模块化设计过程，以进一步明确家具模块化设计的必要性和可操作性。 2 设计概念及设计方法 家具模块化设计指的是在对家具进行功能分析的基础上，划分并设计出一系列的家具功能模块，通过功能模块的选择与组合构成不同的家具，以满足市场多样化需求的设计方法。与传统的设计方法相比较，家具模块化设
二线制I2C CMOS 串行EEPROM 的FPGA设计 姓名：钱大成 学号：080230114 院系：物理院电子系 2011年1月1日
一、课程设计摘要： （1）背景知识： A、基本介绍： 二线制I2C CMOS 串行EEPROM AT24C02/4/8/16 是一种采用CMOS 工艺制成的串行可用电擦除可编程只读存储器。 B、I2C （Inter Integrated Circuit）总线特征介绍： I2C 双向二线制串行总线协议定义如下： 只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1 是被定义的总线状态。· ①总线非忙状态（A 段） 数据线SDA 和时钟线 SCL 都保持高电平。 ②启动数据传输（B 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。
③停止数据传输（C 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。 ④数据有效（D 段） 在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。 ⑤应答信号 每个正在接收数据的EEPROM 在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM 在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM 读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM 的读操作中，EEPROM 读写控制器对EEPROM 完成的最后一个字节不产生应答位，但是应该给EEPROM 一个结束信号。 C、3. 二线制I2C CMOS 串行EEPROM读写操作 ① EEPROM 的写操作（字节编程方式） 所谓EEPROM 的写操作（字节编程方式）就是通过读写控制器把一个字节数据发送到EEPROM 中指定地址的存储单元。其过程如下：EEPROM 读写控制器发出“启动”信号后，紧跟着送4 位I2C 总线器件特征编码1010 和3 位EEPROM 芯片地址/页地址XXX 以及写状态的R/W 位(=0)，到总线上。这一字节表示在接收到被寻址的EEPROM 产生的一个应答位后，读写控制器将跟着发
基于多种 EDA工具的FPGA设计流程 发表时间：2008-6-30 蒋昊李哲英来源：万方数据 关键字：FPGA EDA CPU 信息化应用调查在线投稿加入收藏发表评论好文推荐打印文本 本文介绍了FPGA的完整设计流程，其中包括电路设计与输入、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与脸证、调试与加载配置等主要步珠。并通过一个8-bit RISC CPU的设计来例系统地介绍了利用多种EDA工具进行 FPGA协同设计的实现原理及方法 近年来，随着微电子学的迅速发展以及SoC(System on Chip，片上系统)技术在设计领域引起的深刻变革， EDA(Electornic Design Automatic，电子设计自动化)工具在系统设计中的地位愈发重要。特别是20世纪90年代后，电子系统已经由电路板级发展为ASIC(Application SpecificIntegrated Circuit，专用集成电路),FPGA(Field Porgrammable Gate Array，现场可编程门阵列)以及嵌人式系统等多种模式，其中FPGA设计正是当前数字系统设计领域中的重要方式之一。 本文以Altera公司的FPGA为目标器件，通过一个8-bit RISC CPU的设计实例，系统地介绍了FPGA的完整设计流程以及开发过程中用到的多种EDA工具，包括Modelsim,Synplify,QuatrusII，并重点说明如何使用这些EDA工具进行协同设计。 1FPGA的设计流程 一般来说，完整的FPGA设计流程包括电路设计与输人、功能仿真、综合优化、综合后仿真、实现与布局布线、时序仿真、板级仿真与验证、调试与加载配置等主要步骤，如图1所示。电路设计与输人是指通过某些规范的描述方式，将工程师的电路构思输人给EDA工具，常用的设计方法有HDL(Hardwaer Description Language，硬件描述语言)设计输人法与原理图设计输人法。目前进行大型工程设计时，最常用的设计方法是HDL设计输人法，它利于自顶向下设计以及模块的划分与复用，可移植性和通用性好，设计不因芯片的工艺与结构的不同而变化，更利于向ASIC移植。 电路设计完成后，要用专用的仿真工具对设计进行功能仿真(FunctionalSimulation),验证电路功能是否符合设计要求。功能仿真又称前仿真(Per-Simulation)。通过仿真能及时发现设计中的错误，加快设计进度，提高设计的可靠性。综合(Synthesis)优化是指将HDL语言、原理图等设计输人翻译成由基本门、RAM、触发器等基本逻辑单元组成的逻辑网表，并根据目标与要求(约束条件)优化所生成的逻辑网表，输出标准格式的网表文件，供FPGA厂商的布局布线器进行实现。综合后仿真(Post Synthesis Simulation)的作用是检查综合出的结果与原设计是否一致。作综合后仿真时，要把综合生成的标准延时格式SDF(Standard Dela Format)文件反标注到综合仿真模型中去，可估计门延时带来的影响。综合后仿真虽然比功能仿真精确一些，但是只能估计门延时，不能估计线延时，仿真结果与布线后的实际情况还有一定