本科毕业设计开题报告
题目：基于FPGA的简易的ALU设计
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xxxxx学院本科毕业设计开题报告
题目基于FPGA的简易ALU设计来源工程实际
1、研究目的和意义
从20 世纪中叶的无线电时代，到21 世纪以计算机技术为中心的智能化加信息化的现代电子时代，电子系统发生了巨大的变化。现代电子系统愈发庞大和复杂，很多应用要求能够在现场进行实时的高速运算，并对系统进行有效地控制。作为这一需求的解决方案，嵌入式计算机应用系统已成为现代电子系统的核心技术。
早期的嵌入式系统是将通用计算机经改装后嵌入到被测控对象去，实现数据采集、分析处理、状态显示、输出控制等功能。随着大规模集成电路技术的发展，中央处理器CPU、随机存取存储器RAM、只读存储器ROM、输入/输出端口I/O等主要的计算机功能部件可以集成在一块集成电路芯片上，这颗芯片就被称为单片机。与改装普通计算机相比，单片机具有性能高、速度快、体积小、价格低、稳定可靠、应用广泛、通用性强等突出优点，因此迅速成为最普及的嵌入式应用系统方案。
通常，我们要实现一些功能可以用单片机来完成，但是，用可编程逻辑FPGA同样可以实现。在计算机中，算术逻辑单元（ALU）是专门执行算术和逻辑运算的数字电路。ALU是计算机中央处理器的最重要组成部分，甚至连最小的微处理器也包含ALU作计数功能。此次我要完成的设计是基于FPGA的四位ALU算数逻辑单元设计。通过对ALU功能的拓展，来实现更快更好的运算功能，相信这一功能的实现将使运算功能更加简单、快捷、准确，从而提高我们今后的学习工作效率。
2、发展情况(文献综述)
算术逻辑单元（arithmetic logic unit，缩写ALU）是进行整数运算的结构。现阶段是用电路来实现，应用在电脑芯片中。
在计算机中，算术逻辑单元（ALU）是专门执行算术和逻辑运算的数字电路。ALU是计算机中央处理器的最重要组成部分，甚至连最小的微处理器也包含ALU作计数功能。在现代CPU和GPU处理器中已含有功能强大和复杂的ALU；一个单一元件也可能含有ALU。
1945年数学家冯诺伊曼在一篇介绍被称为EDV AC的一种新型电脑的基础构成的报告中提出ALU的概念。
早期发展：1946年，冯诺伊曼与同事合作为普林斯顿高等学习学院(IAS)设计计算机。随后IAS计算机成为后来计算机的原形。在论文中，冯诺伊曼提出他相信计算机中所需的部件，其中包括ALU。冯诺伊曼写到，ALU是计算机的必备组成部分，因为已确定计算机一定要完成基本的数学运算，包括加减乘除。于是他相信计算机应该含有专门完成此类运算的部件。
①数字系统
ALU必须使用与数字电路其他部分使用同样的格式进行数字处理。对现代处理器而言，几乎全都使用二进制补码表示方式。早期的计算机曾使用过很多种数字系统，包括反码、符号数值码，甚至是十进制码，每一位用十个管子。以上这每一种数字系统所对应的ALU都有不同的设计，而这也影响了当前对二进制补码的优先选择，因为二进制补码能简化ALU加法和减法的运算。
②可行性分析
绝大部分计算机指令都是由ALU执行的。ALU从寄存器中取出数据，数据经过处理将运算结果存入ALU输出寄存器中。其他部件负责在寄存器与内存间传送数据，控制单元控制着ALU，通过控制电路来告诉ALU该执行什么操作。
③简单运算
大部分ALU都可以完成以下运算∶整数算术运算（加、减，有时还包括乘和除，不过成本
较高）
位逻辑运算（与、或、非、异或）
移位运算（将一个字向左或向右移位或浮动特定位，而无符号延伸），移位可被认为是乘以2或除以2。
④复杂运算
工程师可设计能完成任何运算的ALU，不论运算有多复杂。问题在于运算越复杂，ALU成本越高，在处理器中占用的空间越大，消耗的电能越多。于是，工程师们经常计算一个折中的方案，提供给处理器（或其他电路）一个能使其运算高速的ALU，但同时又避免ALU设计的太复杂而价格昂贵。设想你需要计算一个数的平方根，数字工程师将评估以下的选项来完成此操作∶设计一个极度复杂的ALU，它能够一步完成对任意数字的平方根运算。这被称为单时钟脉冲计算。
设计一个非常复杂的ALU，它能够分几步完成一个数字的平方根运算。不过，这里有个诀窍，中间结果经过一连串电路，就像是工厂里的生产线。这甚至使得ALU能够在完成前一次运算前就接受新的数字。这使得ALU能够以与单时钟脉冲同样的速度产生数字，虽然从ALU输出的结果有一个初始延迟。这被称为计算流水线。
设计一个复杂的ALU，它能够计算分几步计算一个数字的平方根。这被称为互动计算，经常依赖于带有嵌入式微码的复杂控制单元。
在处理器中设计一个简单的ALU，去掉一个昂贵的专门用于此运算的处理器，再选择以上三个选项之一。这被称为协处理器。
告诉编成人员没有协处理器和仿真设备，于是他们必须自己写出算法来用软件计算平方根。这是由软件图书馆完成的。
对协处理器进行仿真，也就是说，只要一个程序想要进行平方根的计算，就让处理器检查当前有没有协处理器。如果有的话就使用其进行计算，如果没有的话，中断程序进程并调用操作系统通过软件算法来完成平方根的计算。这被称为软件仿真。
以上给出的选项按最快和最贵到最慢和最经济排列。于是，虽然甚至是最简单的计算机也能计算最复杂的公式，但是最简单的计算机经常需要耗费大量时间，通过若干步才能完成。强大的处理器，比如英特尔酷睿和AMD64系列对一些简单的运算采用1号选项，对最常见的复杂运算采用2号选项，对极为复杂的运算采用3号选项。这是具有在处理器中构造非常复杂的ALU的能力为前提的。
⑤输入和输出
ALU的输入是要进行操作的数据（称为操作数）以及来自控制单元的指令代码，用来指示进行哪种运算。它的输出即为运算结果。在许多设计中ALU也接收或发出输入或输出条件代码到（或来自）状态寄存器。这些代码用来指示一些情况，比如进位或借位、溢出、除数为零等。
⑥ALU与FPU
浮点单元也对两个数值进行算术运算，但是这种运算已浮点数表示，比在ALU中一般使用的补码表示方式复杂的多。为了完成此类运算，FPU里嵌入了多个复杂电路，包括一些内部ALU。工程师一般认为ALU是处理整数型（比如补码和BCD码）算术运算的的电路，而对更为复杂的格式（比如浮点型、复数型）进行计算的电路则拥有一个更加匹配的称谓。
3、研究/设计的目标：
设计内容与要求：
一、功能实现
设计4位ALU，可实现8种算术逻辑运算。
a.进行两个四位二进制数的运算。
b.算术运算：A+B,A-B,A+1,A-1，A*B
c.逻辑运算：A and B，A or B，A nor B
4位输入A3—A0、B3---B0用开关设置输入。
8种算术逻辑运算通过3位功能选择开关选择某一种功能。
一款速度性能较好的ALU
二、将生成的模块封装IP，进行sopc验证
验证的环境与方法：对电路进行模拟仿真，验证其功能以及模拟性能时采用的是NiosII软件，对电路进行模拟仿真。
ALU功能验证：逻辑运算功能验证：A and B，A or B，A nor B
加法器功能验证：A+B,A-B,A+1,A-1，A*B
三、ALU速度性能分析
ALU的速度分析由于ALU最重要的部件就是核心加法器，且关键延时也来自加法器的关键路径延时，则分析加法器的延时为重点，任何电路的最大延时主要取决于其关键路径延时，因此要确定本设计的加法器的关键路径。使用NiosII，对加法器的多条路径进行瞬态分析。
四、硬件验证
通过Quartus II进行程序编写，经过DE2开发板进行下载验证设计结果。
4、设计方案：
设计分为输入控制模块、输出选择模块、加减运算模块及逻辑运算模块等部分。本实验中ALU运算逻辑单元由4个一位的ALU运算逻辑单元所组成。每一位的ALU电路由全加器和函数发生器所组成。事实上，ALU的设计是在全加器的基础上，对全加器功能的扩展来实现符合要求的多种算术/逻辑运算的功能。为了实验多种功能的运算，An、Bn数据是不能直接与全加器相连接的，它们受到功能变量F3-F1的制约，因此，可由An、Bn数据和功能变量F3-F1组合成新的函数Xn、Yn，然后，再将Xn 、Yn和下一位进位Cn-1通过全加器进行全加运算以实现所需的运算功能。ALU中C0为最低位的进位输入端，C4为最高位的进位输入端，Sn为运算结果。
一位算/逻辑运算单元的逻辑表达式（n=1、2、3、4）如下：
Sn = Xn⊕Yn⊕Cn-1
Cn = XnYn + (Xn+Yn)Cn-1
令Pn = Xn+Yn
Gn = XnYn
则Cn = Gn+PnCn-1
实验要求进位位采用超前（先行、并行）进位实现。超前进位电路同时形成各位进位，因此实现快速进位，达到快速加法的目的。这种加法器称为超前进位加法器。
各超前（先行）进位位的形成根据表达式Cn = XnYn + (Xn+Yn)Cn-1来确定，其中n = 1、2、3、4。后产生的进位与前进位有关，最终每个进位也只和Xn、Yn、C0有关，而Xn、Yn又是An、Bn的函数。如，
C1 = G1+P1C0 = X1Y1 + (X1+Y1)C0
C2 = G2+P2C1 = G2+P2G1+P2P1C0 = X2Y2 + (X2+Y2) X1Y1 + (X2+Y2)(X1+Y1)C0
C3、C4依此类推。
一些控制信号如F3~F1为功能控制信号，控制着4位ALU运算逻辑单元的八种功能操作；A4~A1和B4~B1为ALU的两组数据输入端；S4~S1位4位ALU的4个输入端，S表示为S = S4S3S2S1;
C4为4位ALU的最高位进位输出端，依次还有C3、C2、C1。考虑级联关系时，如有必要可增加级联控制端G。依照ALU的原理与逻辑结构原理图，用超前进位的方法设计能实现下面八种功能操作的4位ALU
要求：输入信号：A4-A1、B4-B1、F3-F1、低位进位C0、（级联控制端G）；
输出信号：S4-S1、进位C4。
4位ALU 的八种功能操作表
F3 F2 F1
S 功能描述 0 0 0
B’ 求反 0 0 1
B’ + 1* 求补 0 1 0
B 传送B 0 1 1
B + 1* 加1传送 1 0 0
A + B’ 加反 1 0 1
A + B’ + 1* 减 1 1 0
A +
B 加 1 1 1 A ⊕ B
异或 注：“1*”为加1操作
依照ALU 的原理与逻辑结构原理图，用超前进位的方法设计能实现以上八种功能操作的4位ALU ，为了能实现4位ALU 到8位ALU 、16位ALU 等的扩展需要，设计时必须考虑级联关系，并实现4位ALU 到8位ALU 的扩展电路。
程序流程图如图1：使用NiosII ，对加法器的多条路径进行瞬态分析。图中共标出了3条路径，每条路径代表个方块的最长延时路径。路径1表示Cin 改变而引起的S3和C3改变所经过的路径；路径2表示第0位输入变化后，引起最高位和位S3以及进位C3改变过经过的路径；路径3表示第2位输入变化后，引起最高位和位S3以及进位C3改变过经过的路径。如图2
函数发生器全加器Bn An Xn Yn Sn
F3
F2
F1Cn Cn-1 BLOCK2BLOCL1Cin
[1:0][3:2]1
2
3C1C3S3
图1 图2 通过改变不同的输入，对着三条路径进行模拟仿真，即可观察到不同路径的延时情况。
5、方案的可行性分析：
FPGA 兼有串、并行工作方式，是高密度现场可编程逻辑芯片，能够将大量的逻辑功能集成于一个单片集成电路中，其集成度已发展到现在的几百万门。 FPGA 编程方式便捷、先进、高速、高可靠性、开发工具和设计语言标准化。开发周期短，功能强大，应用广阔。
本设计采用Verilog HDL 语言，在大规模数字系统设计中，Verilog HDL 语言将逐步取代如逻辑状态表和逻辑电路等级别较低的繁琐的硬件描述方法，而成为主要的硬件描述语言。Verilog HDL 语言的设计功能强、方法灵活、支持广泛、系统硬件描述性强。可以进行与工艺无关编程。Verilog HDL 语言标准、规范，易于共享和复用而且方便移植。
总之，这种设计方法本着简洁、实用、高效等思想进行，使运算方式、运算速度更加方便快捷，使我们的工作更加简单、快捷、准确。
6、设计产品的主要用途和应用领域：
目前许多FPGA 的逻辑资源(LE)都已超过1万门，使得片上可编程系统SOPC 已经成为可能。算术逻辑单元ALU 应用广泛，是片上可编程系统不可或缺的一部分。利用VHDL 语言在FPGA 芯片上设计ALU 的研究较少，它的设计拓宽了这个领域。它能够应用的领域非常多，集成电路领域等等，最主要的就是我们日常使用的计算机，相信以后会越来越清晰的感受到它运算的速度，使我们的工作更加简单、快捷、准确。
7、时间进程:
第1-2周：搜集有关设计的相关资料。
第3-5周: 对FPGA相关知识系统学习。
第5-7周：对ALU相关知识系统学习
第8周：学习相关仿真软件的使用方法：Quartus II软件。
第9-10周：利用仿真软件调试,仿出波形图。
第11周：数据整理和校正。
第12-13周：收集资料，撰写论文。
第14-15周：修改论文。
第16周：完善设计方案，得到最终结果。
第17周：准备毕业答辩。
8、参考文献：
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指导教师意见:
教师签字：
年月日毕业设计领导小组意见:
组长签字：
年月日
基于FPGA的多功能数据选择器设计与实现 章军海201022020671 [摘要]传统的数字系统设计采用搭积木式的方法来进行设计，缺乏设计的灵活性。随着可编程逻辑器件(PLD)的出现，传统设计的缺点得以弥补，基于PLD的数字系统设计具有很好的灵活性，便于电路系统的修改与调试。本文采用自顶向下的层次化设计思想，基于FPGA设计了一种多功能数据选择器，实现了逻辑单元可编程、I/O单元可编程和连线可编程功能，并给出了本设计各个层次的原理图和仿真时序图；本文还基于一定的假设，对本设计的速度和资源占用的性能进行了优化。 [关键词]层次化设计;EDA;自顶向下；最大时延 0引言： 在现代数字系统的设计中，EDA(电子设计自动化)技术已经成为一种普遍的工具。基于EDA技术的设计中，通常有两种设计思想，一种是自顶向下的设计思想，一种是自底向上的设计思想[1]。其中，自顶向下的设计采用层次化设计思想，更加符合人们的思维习惯，也容易使设计者对复杂系统进行合理的划分与不断的优化，因此是目前设计思想的主流。基于层次化设计思想，实现逻辑单元、I/O单元和连线可编程可以提高资源的利用效率，并且可以简化数字系统的调试过程，便于复杂数字系统的设计[2][3]。 1系统原理图构架设计 1.1系统整体设计原理 本设计用于实现数据选择器和数据分配器及其复用的I/O端口和连线的可编程却换，提高系统的资源利用效率。系统顶层原理框图如图1所示，系统拥有两个地址选择端口a0、a1，一个功能选择端口ctr，还有五路I/O复用端口。其中，地址选择端口用于决定数据选择器的数据输入端和数据分配器的数据输出端；功能选择端口用于切换数据选择器和数据分配器，以及相应的I/O端口和连线；I/O复用端口数据的输入和输出，其功能表如表一所示。 图1顶层模块原理图 表一顶层系统功能表
基于FPGA的电子抢答器的程序设计 摘要 随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。 此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。编程完成后，使用QuartersII工具软件进行编译仿真验证。 关键词：VHDL，FPGA，四路抢答器，仿真
目录 1 概述 (1) 1.1 设计背景 (1) 1.2 抢答器现状 (1) 1.3 本论文主要完成的工作 (1) 1.4 设计心得 (2) 2 开发工具简介 (3) 2.1 VHDL语言简介 (3) 2.2 FPGA开发过程与应用 (4) 2.2.1 FPGA发展历程及现状 (4) 2.2.2 FPGA工作原理 (4) 2.2.3 FPGA开发流程 (5) 2.3 Quartus II软件 (6) 3系统设计 (8) 3.1 系统设计要求 (8) 3.2 系统设计方案 (8) 3.2.1 系统硬件设计方案 (8) 3.2.2 系统软件设计方案 (8) 3.3.3 系统原理详述 (10) 4 电路程序设计及仿真 (12) 4.1 抢答锁存模块设计 (12) 4.1.1 VHDL源程序 (12) 4.1.2 抢答锁存电路的模块 (13) 4.2 仿真 (14) 总结 (15) 致谢 (17) 参考文献 (18)
文献综述 一．课题来源及研究的目的和意义 数字频率计已经广泛应用于高科技等产品上面，可以不无夸张的说没有不包含有频率计的电子产品。我国的CD、VCD、DVD和数字音响广播等新技术已开始大量进入市场；而在今天这些行业中都必须用到频率计。到今天频率计已开始并正在向智能、精细方向的发展，因此系统对电路的要求越来越高，传统的集成电路设计技术已经无法满足性能日益提高的系统要求。在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGA/CPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。而在电子技术中，频率是最基本的参数之一，而信号的频率往往与测量方案的制定、测量结果都有十分密切的关系，所以测频率方法的研究越来越受到重视。 数字频率计属于时序电路，它主要由具有记忆功能的触发器构成。在计算机及各种数字仪表中，都得到了广泛的应用。在CMOS电路系列产品中，数字频率计是用量最大、品种很多的产品，是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。EDA技术是面向解决电子系统最基本最底层硬件实现问题的技术，通过设计输入编辑、仿真、适配、下载实现整个系统硬件软件的设计过程。通过EDA技术设计者不但可以不必了解硬件结构设计, 而且将使系统大大简化, 提高整体的可靠性，再加上其设计的灵活性使得EDA技术得以快速发展和广泛应用。 二、主要研究内容 1、研究内容 数字频率计用于对方波、正弦波、三角波的测量，并将结果用十进制数字显示，本设计的应达到的技术指标有： 1)频率测量范围：10HZ~100MHZ； 2)测量分辨率：1HZ； 3)测量通道灵敏度：50mVpp； 4)通道输入阻抗：不小于100KΩ； 5)测量误差：±1； 2、测量方案 （1）测频原理选择 目前常用测量频率原理有三种：直接测量频率方法、直接与间接测量相结合
【基础?应用】 基于FP GA 的脉冲发生器的设计 ① 张 涛 (北方交通大学电子信息工程学院,北京100044)【摘 要】 以脉冲发生器为研究对象,介绍了脉冲发生器的基本原理、硬件构成和实现方法,阐述了一种基于DSP -FP G A 数字系统的PWM 控制脉冲生成方法,并给出了仿真及实测实验结果。 【关键词】 脉宽调制;脉冲发生器;可编程门阵列 1 FP G A 简介 FP G A (Field Programmable G ate Array ,可编程门阵列)是美国Xinlinx 公司推出的一种采用单元型结构的新型PLD 器件。它采用CMOS 、SRAM 工艺制作,在结构上与阵列型PLD 不同,它的内部由许多独立的可编程逻辑单元构成,各逻辑单元之间可以灵活地相互连接,具有密度高、速度快、编程灵活和可重新配置等诸多优点。FP G A 已成为当前主流的PLD 器件之一。 1.1 PLD 的主要特点 (1)缩短研制周期。 (2)降低设计成本。用PLD 来设计和改造电子产品可以大幅度地减少印制板的面积和接插件,降低装配和调试费用。 (3)提高设计灵活性和可靠性。大量分立式元器件在向印制板上装配时,往往会发生由于虚焊或接触率近似于线性增加,且线性斜率较小;肝脏中大小不同的散射源对不同频率的声波存在有不同的散射效应。 由于肝脏组织结构的非均匀性、复杂性及其各部分散射相关长度分布的不一致性,其散射谱随深度增加而衰减变化,并非完全呈线性关系,而呈现较复杂的关系变化。 ⑵肝叶边缘部分及表层区域,其结构散射近似呈瑞利散射特征;肝叶表层以下与肝叶中心之间的中间区域,其结构散射呈随机散射特征;肝叶中心区域,其结构散射呈扩散漫射特征,也有较强的反射。 ⑶利用区域结构散射特征谱,不仅可对各特征区域组织微结构作出粗略估计,而且可通过区域散射谱特征的变化,对生物软组织的生理病理变化的判断提供依据。 综上所述,利用超声散射谱分析,可为B 超的形态学图像信息诊断提供一个组织特征的信息,在临床上是有应用前景的。 参考文献 [1]Luigi Landini et al.IEEE Trans on U FFC.1990,37(5):448-456 [2]陈启敏等.声学学报.1995,Vol.21,No.4:692-699 [3]E.J.Feleppa ,et al.IEEE Annual International Conference ,EMB ,1990;12(1):337 (责任编辑:常 平) 2003年4月第19卷第2期 武警工程学院学报JOURNAL OF EN GG COLL EGE OF ARMED POL ICE FORCE Apr.2003Vol.19No.2 ①收稿日期:2002-12-06作者简介:张涛(1968.07-),1994年毕业于西安交通大学工业电器自动化专业,现在北方交通大学电子信息工程学院电子与信息工程专业攻读硕士学位。
课程设计报告 专业班级 课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号 姓名 同组人 成绩 2013年5月
一、设计目的 1.进一步掌握QUARTUSⅡ软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUSⅡ软件设计电路的流程； 4.掌握电子抢答器的设计方法。 二、设计要求 1.系统总体设计 （1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。 （5）设置一个系统清除开关，该开关由主持人控制。 （6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。 2.设计方案 系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。 3.如图为流程图： 开始→抢答→抢答鉴别→回答→加减分数→显示↑↑ 倒计时倒计时 犯规抢答或抢答后答题时间超时鸣喇叭警告。
VHDL 课程设计报告——基于FPGA的数字频率计 姓名： 学号： 班级：
目录 1 设计原理 (1) 2功能设计 (1) 3系统总体框图 (1) 4各功能块设计说明 (2) 5实验结果 (14) 6结论分析 (15)
一、设计原理 频计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，即闸门时间为1 s。闸门时间可以根据需要取值，大于或小于1 s都可以。闸门时间越长，得到的频率值就越准确，但闸门时间越长，则每测一次频率的间隔就越长。闸门时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1 s作为闸门时间，此测量方法称为直接测频法。由于闸门时间通常不是待测信号的整数倍，这种方法的计数值也会产生最大为±1个脉冲误差。进一步分析测量准确度：设待测信号脉冲周期为Tx,频率为Fx，当测量时间为T=1s时，测量相对误差为Tx/T=Tx=1/Fx。由此可知直接测频法的测量准确度与信号的频率有关：当待测信号频率较高时，测量准确度也较高，反之测量准确度也较低。 二、功能设计 1、测量范围：1HZ--------99MHZ，测量精度±1HZ。 2、测量结果高4位与低4位进行分页显示。 当超过9999HZ时，系统亮灯提示超出低4位显示范围，可通过按键进行高低4位结果的显示切换。高4位显示时，伴有小数点位的点亮，提示已成功切换到高4位。 3、测量所测信号的占空比。 能够快速测出输入待测信号的占空比，并且通过按键，切换到占空比显示状态。 4、内置自测信号 由内部时钟产生三个特定时钟，以供自身测试功能是否正常。 三、系统总体框图
研究生课程论文 课程名称基于FPGA的模拟IIC接口设计与实现授课学期2012 学年至2013 学年第一学期学院电子工程学院 专业电子与通信工程 学号2012011603 姓名 任课教师 交稿日期2013.01.10 成绩 阅读教师签名 日期 广西师范大学研究生学院制
基于FPGA的模拟I2C接口设计与实现 摘要：本文论述了I2C总线的基本协议，以及基于FPGA 的模拟I2C 总线接口模块的设计,在QuartusII软件中用Verilog HDL语言编写了部分I2C总线接口功能的程序代码，生成原理图模块。并连接好各个模块，进行了时序仿真。最后，下载到FPGA的板运行测试。 关键词：I2C 接口FPGA Verilog 1课题研究意义、现状及应用分析 目前市场上主流的嵌入式设备主要是微处理器、DSP等，但FPGA 以其独有的高抗干扰性、高安全性正在逐步取得开发公司的青睐，在FPGA上开发I2C势在必行。并且利用EDA 工具设计芯片实现系统的功能，已经成为支撑电子设计的通用平台，并逐步向支持系统级的设计方向发展。模块化的设计思想在软件设计过程中越来越被重视。I2C总线是Philips 公司推出的双向两线串行通讯标准，具有接口线少、通讯效率高等特点。因此，基于FPGA的I2C总线设计有着广泛的应用前景。
2课题总体方案设计及功能模块介绍 本设计主要分三大模块，分别是I2C 总线接口模块、按键输入控制模块、数码管显示模块。I2C总线模块集成了I2C协议用于和总线相接EEPROM的通信；按键输入控制模块用于控制I2C模块的页读、页写、字节读、字节写功能；数码管显示模块用于显示通过I2C总线读取EEPROM中的数据。 3I2C接口设计原理 I2C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I2C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10 Kbps的最大传输速率支持40个组件。I2C总线的另一个优点是，它支持多主控(multimastering)，其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。 3.1总线的构成 I2C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都
基于FPGA的多路数字抢答器的设计 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。 关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示 目录 第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)
2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景 随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方
目录 前言．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．1 第一章 FPGA及Verilog HDL．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.1 FPGA简介．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 1.2 Verilog HDL 概述．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．2 第二章数字频率计的设计原理．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.1 设计要求．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.2 频率测量．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．3 2.3．系统的硬件框架设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．4 2.4系统设计与方案论证．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．5 第三章数字频率计的设计．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.1系统设计顶层电路原理图．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．8 3.2频率计的VHDL设计．...．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．9 第四章软件的测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.1测试的环境——MAX+plusII．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.2调试和器件编程．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．15 4.3频率测试．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．16
module qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1 ,Led2,Led3,Buzzer); // 开始声明各个端口 //输入口 input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4; //输出口 output [0:7] Led1; //倒计时时使用的LED控制端 output [0:7] Led2; //数码管控制端 output [0:7] Led3; //分数显示数码管控制端 output Buzzer; //蜂鸣器 //各个寄存器变量声明 reg [0:7] Led1; reg [0:7] Led2; reg [0:7] Led3; reg cnt=32'b0; reg Buzzer; reg score=4’hf;//分数显示寄存器 //配置寄存器,EnFlat是表明开始抢答的标志位 reg EnFlat=1'b0; //BuClk是蜂鸣器的标志位 reg BuClk=1'b0; //BuL是做蜂鸣器的延时用 reg [0:7]BuL=8'd0; //抢答选手标志位 reg answer=3’d0; //各组分数标志位 reg score1=4’d5; reg score2=4’d5; reg score3=4’d5; reg score4=4’d5; //------------初始化模块--------------- always @ (posedge clk)//捕捉时钟 begin //初始化各按键并开始抢答 begin if(inputEn==1'b0) begin //初始化各个标志位和参数
基于FPGA 的数字频率计的设计和实现 杨守良 (渝西学院物理学与电子信息工程系 重庆 402168) 摘 要:现场可编程门阵列的出现给现代电子设计带来了极大的方便和灵活性,使复杂的数字电子系统设计变为芯片级设计,同时还可以很方便地对设计进行在线修改。本文以设计一个四位显示的十进制数字频率计为例,介绍了在一片F PG A 芯片上实现多位数字频率计的设计方法和实现步骤,并且给出了仿真结果。在设计中,所有频段均采用直接测频法对信号频率进行测量,克服了逼近式换挡速度慢的缺点。所设计的电路通过硬件仿真,下载到目标器件上运行,能够满足实际测量频率的要求。 关键词:数字频率计设计;V HDL ;现场可编程门阵列(FP GA );直接测频法 中图分类号:T P 271+.82 文献标识码:B 文章编号:1004373X (2005)1111803 Construction and Realization of the Digital C ymometer Based on FPGA Y A NG Shouliang (Department of Physics &Elec t roni c Informa tion Eng i neeri ng ,West ern Chongqing Uni v ersit y ,Chongqi ng ,402168,China ) Abstract :T he appear ance of F PG A (Field P ro gr ammable G ate A r ray )leads to t he co nvenience and flex ibility of the mo der n electr o nic construction ,w hich cha ng es the complicated dig ital electr onic sy stem co nstr uctio n into the on chip co nst ructio n .On the o ther hand ,it can a lso make so me o nline modificat ion expediently.W ith a case which describes an quadbit sho wn on t he decimal digital fr equency ,t he author intro duces the co nstr uct ion metho d and the r ealiza tio n steps o n a sing le F PG A chip.T he aut ho r show s an em ulational result.D ur ing the constr uction pro cess,the sig nal f requency of all the F requency Channel is measur ed by the way o f direct measurement ,which o ver comes the shor tcoming of lo w appr ox imate shift speed .W ith the cer tificatio n of t he har dwar e emulatio n system,t he cir cuit constructed can meet the demand of measur ing fr equency in the r eality,which has so me theor etic and pr act ical sig nificatio n. Keywords :desig n of the dig ital cymo meter ;V HDL ;F PGA (Field Pr og ram mable G ate A rr ay );dir ect frequency measur ement 收稿日期:200501 22 可编程逻辑器件和EDA 技术给今天的硬件系统设计者提供了强有力的工具,使得电子系统的设计方法发生了质的变化。传统的“固定功能集成块+连线”的设计方法正逐步地退出历史舞台,而基于芯片的设计方法正在成为现代电子系统设计的主流。在设计方法上,已经从“电路设计—硬件搭试—焊接”的传统方式转到“功能设计—软件模拟—下载”的电子设计自动化模式,从而大大提高了系统设计的灵活性。本文以一个四位的十六进制频率计为例,介绍其设计和实现方法。 1 数字频率计设计实例 数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。采用V DHL 编程设计实现的数字频率计,除被测信号的整形部分、键输入部分和数码显示部分以外,其余全部在一片FPGA 芯片上实现,整个设计过程变得十分透明、快捷和方便,特别是对于各层次电路系统的工作时序的了解和把握显得尤为准确,而且具有灵活的现场可更改性。在不更改硬件电路的基础上, 对系统进行各种改进还可以进一步提高系统的性能和测量频率的范围。该数字频率计具有高速、精确、可靠、抗干扰性强、而且可根据需要进一步提高其测量频率的范围而不需要更改硬件连接图,具有现场可编程等优点。 1.1 数字频率计设计的基本原理 本文以一个四位十进制、测量范围为1Hz ～16kHz 的数字频率计为例,采用SOPC /SOC 实验开发系统,以1 Hz 测频控制信号,说明设计的基本原理及实现方法。设计的数字频率计由测频控制信号发生器模块、锁存器和译码显示模块组成。根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1s 的对输入信号脉冲计数允许的信号;1s 计数结束后,计数值锁入锁存器的锁存信号和为下一测频计数周期做准备的计数器清0信号。这3个信号可以由一个测频控制信号发生器产生,即图1中的T EST CT L ,他的设计要求是,T EST CT L 的计数使能信号CN T _EN 能产生一个1s 脉宽的周期信号,并对频率计的每一计数器CNT 10的EN A 使能端进行同步控制。当CN T _EN 高电平时,允许计数;低电平时停止计数,并保持其所计的脉冲数。在停止计数期间,首先需要一个锁存信号LO AD 的上跳沿将计数器在前1秒钟的计数值锁 118 电子技术杨守良:基于FPGA 的数字频率计的设计和实现
二线制I2C CMOS 串行EEPROM 的FPGA设计 姓名：钱大成 学号：080230114 院系：物理院电子系 2011年1月1日
一、课程设计摘要： （1）背景知识： A、基本介绍： 二线制I2C CMOS 串行EEPROM AT24C02/4/8/16 是一种采用CMOS 工艺制成的串行可用电擦除可编程只读存储器。 B、I2C （Inter Integrated Circuit）总线特征介绍： I2C 双向二线制串行总线协议定义如下： 只有在总线处于“非忙”状态时，数据传输才能被初始化。在数据传输期间，只要时钟线为高电平，数据线都必须保持稳定，否则数据线上的任何变化都被当作“启动”或“停止”信号。图1 是被定义的总线状态。· ①总线非忙状态（A 段） 数据线SDA 和时钟线 SCL 都保持高电平。 ②启动数据传输（B 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由高电平变为低电平的下降沿被认为是“启动”信号。只有出现“启动”信号后，其它的命令才有效。
③停止数据传输（C 段） 当时钟线（SCL）为高电平状态时，数据线（SDA）由低电平变为高电平的上升沿被认为是“停止”信号。随着“停在”信号出现，所有的外部操作都结束。 ④数据有效（D 段） 在出现“启动”信号以后，在时钟线（SCL）为高电平状态时数据线是稳定的，这时数据线的状态就要传送的数据。数据线（SDA）上的数据的改变必须在时钟线为低电平期间完成，每位数据占用一个时钟脉冲。每个数传输都是由“启动”信号开始，结束于“停止”信号。 ⑤应答信号 每个正在接收数据的EEPROM 在接到一个字节的数据后，通常需要发出一个应答信号。而每个正在发送数据的EEPROM 在发出一个字节的数据后，通常需要接收一个应答信号。EEPROM 读写控制器必须产生一个与这个应答位相联系的额外的时钟脉冲。在EEPROM 的读操作中，EEPROM 读写控制器对EEPROM 完成的最后一个字节不产生应答位，但是应该给EEPROM 一个结束信号。 C、3. 二线制I2C CMOS 串行EEPROM读写操作 ① EEPROM 的写操作（字节编程方式） 所谓EEPROM 的写操作（字节编程方式）就是通过读写控制器把一个字节数据发送到EEPROM 中指定地址的存储单元。其过程如下：EEPROM 读写控制器发出“启动”信号后，紧跟着送4 位I2C 总线器件特征编码1010 和3 位EEPROM 芯片地址/页地址XXX 以及写状态的R/W 位(=0)，到总线上。这一字节表示在接收到被寻址的EEPROM 产生的一个应答位后，读写控制器将跟着发
单片机课程设计 预习报告 班级：建电141 姓名：付鹏鑫 学号：1412032031 设计题目：四位竞赛抢答器系统设计设计时间：2016.01.03~01.07 评定成绩： 评定教师：
目录 摘要 -------------------------------------------------------------------- 错误！未定义书签。 一、任务分析： -------------------------------------------------------------------------------- 3 二、总体方案： -------------------------------------------------------------------------------- 4 2.1 可行方案--------------------------------------------------- 错误！未定义书签。 2.2 方案设计--------------------------------------------------- 错误！未定义书签。 三、硬件设计： -------------------------------------------------------------------------------- 8 3.1 电路原理图 --------------------------------------------------------------------------- 8 1.AT89C51简介 ------------------------------------------------------------------------ 10 2.PCF8591简介 --------------------------------------------------------------------------- 9 3.RESPACK8及RX8简介 (12) 3.2 器件选择--------------------------------------------------- 错误！未定义书签。 四、软件设计： ---------------------------------------------------- 错误！未定义书签。 4.1程序处理流程 --------------------------------------------- 错误！未定义书签。 4.2 程序流程图 ----------------------------------------------- 错误！未定义书签。 4.3 程序介绍--------------------------------------------------- 错误！未定义书签。 五、调试过程： ------------------------------------------------------------------------------ 22 5.1 调试步骤----------------------------------------------------------------------------- 22 六、参考文献： ---------------------------------------------------- 错误！未定义书签。 错误！未定义书签。 摘要：抢答器作为一种工具，已广泛应用于各自智力与知识竞赛场合。本设计是基于C52单片机系统的四路抢答器。考虑到其限时回答功能，
. 成绩课程设计说明书 课程设计名称：EDA技术课程设计 题目：数字频率计电路设计 日期：2011年5月30日
摘要:频率计具有数字频率计是直接用十进制来显示被测信号频率的一种测量装置。本设计用Verilog HDL在CPLD器件上实现数字频率计测频系统，能够用十进制数码显示被测信号的频率，能够测量正弦波、方波、三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。基于测频原理及FPGA的设计思想,给出了一种新型数字测频系统的设计方案,系统采用Verilog HDL语言,运用自顶向下的设计思想,采取将系统按功能逐层分割的层次化设计方法。在具体实现上,以FPGA为中央处理器对被测频率信号进行周期采样,通过调用Quartus II的宏功能模块进行占空比计算。 关键词：FPGA芯片、Verilog HDL语言、数字频率计、数字频率计原理图、Quartus II 软件。 Abstract: The frequency meter with digital frequency meter is directly in the decimal to display the measured signal of the frequency of a measuring instrument. This design in CPLD device with Verilog HDL on its digital frequency meter frequency measurement system, to be able to use the decimal digital display measured the frequency of the signal, able to measure the sine wave, square wave, triangle wave and the frequency of the signal, but also to other a variety of physical quantity measurement. The advantages of small size, high reliability, low power consumption characteristics. Digital frequency plan is a computer, communication equipment, audio video in scientific research production field indispensable measuring instrument. Based on frequency measurement principle and FPGA design thought, this paper presents a new digital frequency
黑龙江大学本科生 毕业论文（设计）档案编码： 学院：电子工程学院 专业：电子信息工程 年级：2007 学生姓名：王国凯 毕业论文题目：基于FPGA 的电梯自动控制 系统设计
摘要 本文在介绍了在当前国内外信息技术高速发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成电路系统到广泛地应用单片机，直至今天FPGA 在系统设计中的应用，电子设计技术已迈人了一个全新的阶段。FPGA 利用它的现场可编程特性，将原来的电路板级产品集成为芯片级产品，缩小体积，缩短系统研制周期，方便系统升级，具有容量大、逻辑功能强，提高系统的稳定性，而且兼有高速、高可靠性。越来越多的电子设计人员使用芯片进行电子系统的设计,通过基于FPGA 电梯系统开发设计，说明了FAPG 芯片研究的动机和研究意义。 关键词 FPGA；电梯系统；FLEX10K；JTAG；模块设计
Ab s t ract This paper introduces the rapid development of information technology around the world today. Digitalized electronic systems have become the trend. From the traditional application of small and medium-chip circuitry to Microcontroller and FPGA application in system design, electronic design technology is stepping into a new field. By using its field programmable features, FPGA changes the original circuit board-level products to the chip-level integration products. Now FPGA has advantages of reduced the size, shorten development cycle, facilitated in system upgrades, highly capacity, strong logic functions, stable system and high speed. More and more electronic designers use FPGA to design electronic systems. This paper shows the motivation and significance of designing by FPGA through the elevator FPGA system design. Ke ywo r d FPGA; Mini-System; FLEX10K; JTAG；Module design
摘要 本文介绍了一种采用EDA技术，在QuartusII工具软件环境下用VHDL语言编写的数码显示8路抢答器的电路组成、设计思路及功能。 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[1]~[8]表示。设置一个系统清除和抢答控制开关，该开关由主持人控制。抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在七段数码管上显示选手号码。选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。 系统主芯片采用EP2C35F484C8，由基本时钟发生电路模块，复位电路模块，键盘防抖动模块，键盘扫描模块，数码管驱动模块，报警频率选择模块组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，从而完成抢答器功能。 关键词：抢答器；硬件描述语言；可编程逻辑门阵列；
Abstract This article introduces an EDA technology tools in QuartusII environment using VHDL language digital display 8 answering device circuit design ideas and features. Responder same time for eight players or eight team competition, with eight buttons, respectively [1] ~ [8] said. Setting clear and answer in a system control switch, the switch control by the moderator. Responder has a latch and display, the player press the button, latch the corresponding number, speaker audible prompts, and seven-segment digital tube display in player numbers. Players answer in the implementation of the priority latch, first answer in player numbers has been maintained to host the system cleared. System main chip EP2C35F484C8, from the basic clock circuit module, reset the circuit module, keyboard judder module, the keyboard scan module, a digital control drive module, alarm frequency selection module. The compilation and simulation process is designed, in the programmable logic device to download verification, thus completing the Responder feature. Key words：Responder;Very Hardware Description Language; FPGA;