计算机组成原理
实验报告
学院（系）：南阳理工软件学院
专业：移动设备应用开发
班级：移动二班
学号：1515925542
姓名：张彪
2017年11 月7 日
实验1 Cache模拟器的实现
一.实验目的
(1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。
(2)掌握Cache容量、相联度、块大小对Cache性能的影响。
(3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。
(4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。
二、实验内容和步骤
1、启动CacheSim。
找到老师给的文件双击打开就启动完成（截图如下）
进入页面:
2、根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。
Cache : 高速缓冲存储器。
高速缓冲存储器是存在于主存与CPU之间的一级存储器，由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多，接近于CPU 的速度。Cache的功能是用来存放那些近期需要运行的指令与数据。目的是提高CPU对存储器的访问速度。
工作机制：
主要由三大部分组成：
Cache存储体：存放由主存调入的指令与数据块。
地址转换部件：建立目录表以实现主存地址到缓存地址的转换。
替换部件：在缓存已满时按一定策略进行数据块替换，并修改地址转换部件。
3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。
4、读取cache-traces.zip中的trace文件。
5、运行程序，观察cache的访问次数、读/写次数、平均命中率、读/写命中率。Cache的数据如上表数据先使用：
第一行的数据运行截图:
观察表中的数据
通过上图可知：
第二行的数据运行截图:
观察表中的数据
通过上图可知：
第三行的数据运行截图:
观察表中的数据
通过上图可知：
第四行的数据运行截图:
观察表中的数据通过上图可知：
思考：1、Cache的命中率与其容量大小有何关系？
进行以下测试采用控制变量法让其容量大小分别为8KB、16KB、32KB 、64KB 128KB保持快容量为8B，其他因素固定不变进行测试：
容量大小为8KB时:
容量大小为16KB时
(为了方便一下数据直接截图命中率)
容量大小为32KB时
容量大小为64KB时
容量大小为128KB时
制作图表如下：
将所有测试的数据绘制成折线图，更清晰的展现，如下
得到结论:
一般而言，cache用量越大，其cpu命中率越高，当然容量也没必要太大，当cache容量达到一定值时，命中率不因容量增大而有明显提高。
2、Cache块大小对不命中率有何影响？
进行以下测试采用控制变量法让其块量大小分别为8B、16B、32B 、64B 128B 保持cache容量为32KB，其他因素固定不变进行测试（先测试对命中率影响）：块容量为8B时
块容量为16B时
块容量为32B时
块容量为64B时
块容量为128B时
块容量为256B时
块容量为1024B时
块容量为2048B时
块容量为4096B时
制作图表如下：
将所有测试的数据绘制成折线图，更清晰的展现，如下
得到结论:
一般而言，cache块越大，其cpu命中率越高，当然块也没必要太大，当cache块达到一定值时，命中率随着块增大反而降低。
3、替换算法和相联度大小对不命中率有何影响？
替换策略时
4路组相连时FIFO时：
LUR时
Random时
收集数据制表
2路组相连时FIFO
LRU
RANDOM
收集数据制表
8路组相连时
FOFO
LRU
RANDOM
收集数据制表
以上图表数据融合绘制成柱状图：
(图表数据保留了两位小数)
0.00%
10.00%20.00%30.00%40.00%50.00%60.00%70.00%80.00%FIFO
LRU
RANDOM
4路组相连2路组相连8路组相连
三个表中数据合计：
从上图中可以看出LRU（命中率）>FIFO(命中率)
相连度大小的影响：
根据上表制表
随着路组增大命中率增大但是幅度偏小lru出现下降
三.实验结果分析：
根据实验内容及上述数据结果可知:
I.Cache 容量不同时它的命中率也会随之改变;
当Cache 块容量- 一定时，Cache 容量越大，其CPU 的平均命中率越
高
2.Cache 块大小不同时对命中率也会有影响。
Cache 块容量越大，其不命中率越低
3.替换算法和相联度对命中率也有影响.
由实验数据可知，当保持相联度大小致时，替换策略为近期最少使用算法的命
中率高于先进先出算法的命中率。当保持替换策略一致时，随着路组增大命中率增大但是幅度偏小lru出现下降。
四.实验心得
通过本次实验：对命中率，访问效率，平均访问时间例题进行了理解，从而分析了Cache容量，相关度，块大小，替换算法对命中率的影响。同时也对命中率相关计算有了了解：
设Nc为访问访问Cache的总命中次数Nm为访问主存的次数则命中率h为：
h= Nc/Nc+Nm
设Tc为命中访问cache时间Tm为未命中访问时间平均访问时间Ta
平均访问时间：Ta=hTc+（1-h）Tm
得到平均命中率：命中时访问cache时间/平均访问时间
e = Tc/Ta
通过这种实践让我们在实践的过程中加深了对知识的理解同时我们也学会了很多。收获颇多。
Linux内核之内存管理 作者：harvey wang 邮箱：harvey.perfect@https://www.doczj.com/doc/d87223440.html, 新浪博客地址：https://www.doczj.com/doc/d87223440.html,/harveyperfect，有关于减肥和学习英语相关的博文，欢迎交流 把linux内存管理分为下面四个层面 （一）硬件辅助的虚实地址转换 （二）内核管理的内存相关 （三）单个进程的内存管理 （四）malloc软件 （一）处理器硬件辅助的虚实地址转换（以x86为例） 在x86中虚实地址转换分为段式转换和页转换。段转换过程是由逻辑地址（或称为虚拟地址）转换为线性地址；页转换过程则是将线性地址转换为物理地址。段转换示意图如下 X86支持两种段，gdt和ldt（全局描述段表和局部描述符段表），在linux中只使用了4个全局描述符表，内核空间和用户空间分别两个gdt，分别对应各自的代码段和数据段。也可以认为在linux中变相地disable了x86的段式转换功能。 页转换示意图如下
在linux中x86 的cr3寄存器（页表基地址寄存器）保存在进程的上下文中，在进程切换时会保存或回复该寄存器的内容，这样每个进程都有自己的转换页表，从而保证了每个进程有自己的虚拟空间。 （二）内核管理的内存相关 从几个概念展开内存管理：node、zone、buddy、slab 1、Node SGI Altix3000系统的两个结点 如上图，NUMA系统的结点通常是由一组CPU（如，SGI Altix 3000是2个Itanium2 CPU）和本地内存组成。由于每个结点都有自己的本地内存，因此全系统的内存在物理上是分布的，每个结点访问本地内存和访问其它结点的远地内存的延迟是不同的，为了优化对NUMA 系统的支持，引进了Node 来将NUMA 物理内存进行划分为不同的Node。而操作系统也必须能感知硬件的拓扑结构，优化系统的访存。
实验2：MIPS指令系统和MIPS体系结构 一.实验目的 （1）了解和熟悉指令级模拟器 （2）熟悉掌握MIPSsim模拟器的操作和使用方法 （3）熟悉MIPS指令系统及其特点，加深对MIPS指令操作语义的理解 （4）熟悉MIPS体系结构 二. 实验内容和步骤 首先要阅读MIPSsim模拟器的使用方法，然后了解MIPSsim的指令系统和汇编语言。（1）、启动MIPSsim（用鼠标双击MIPSsim.exe）。 （2）、选择“配置”->“流水方式”选项，使模拟器工作在非流水方式。 （3）、参照使用说明，熟悉MIPSsim模拟器的操作和使用方法。 可以先载入一个样例程序（在本模拟器所在的文件夹下的“样例程序”文件夹中），然后分别以单步执行一条指令、执行多条指令、连续执行、设置断点等的方式运行程序，观察程序的执行情况，观察CPU中寄存器和存储器的内容的变化。 （4）、选择“文件”->“载入程序”选项，加载样例程序 alltest.asm，然后查看“代码”窗口，查看程序所在的位置（起始地址为0x00000000）。 （5）、查看“寄存器”窗口PC寄存器的值：[PC]=0x00000000。 （6）、执行load和store指令，步骤如下： 1)单步执行一条指令（F7）。 2)下一条指令地址为0x00000004，是一条有 (有，无)符号载入字节 (字节，半字，字)指令。 3)单步执行一条指令（F7）。 4)查看R1的值，[R1]= 0xFFFFFFFFFFFFFF80 。 5)下一条指令地址为0x00000008，是一条有 (有，无)符号载入字 (字节，半字，字)指令。 6)单步执行1条指令。 7)查看R1的值，[R1]=0x0000000000000080 。 8)下一条指令地址为0x0000000C ，是一条无 (有，无)符号载入字节 (字节，半字，字)指令。 9)单步执行1条指令。 10)查看R1的值，[R1]= 0x0000000000000080 。 11)单步执行1条指令。 12)下一条指令地址为0x00000014 ，是一条保存字 (字节，半字，字)指令。 13）单步执行一条指令。
前言 虽然CPU主频的提升会带动系统性能的改善，但系统性能的提高不仅仅取决于CPU，还与系统架构、指令结构、信息在各个部件之间的传送速度及存储部件的存取速度等因素有关，特别是与CPU/内存之间的存取速度有关。 若CPU工作速度较高，但内存存取速度相对较低，则造成CPU等待，降低处理速度，浪费CPU的能力。 如500MHz的PⅢ，一次指令执行时间为2ns,与其相配的内存（SDRAM）存取时间为10ns，比前者慢5倍，CPU和PC的性能怎么发挥出来？ 如何减少CPU与内存之间的速度差异？有4种办法： 一种是在基本总线周期中插入等待，但这样会浪费CPU的能力。 另一种方法是采用存取时间较快的SRAM作存储器，这样虽然解决了CPU与存储器间速度不匹配的问题，但却大幅提升了系统成本。 第3种方法是在慢速的DRAM和快速CPU之间插入一速度较快、容量较小的SRAM，起到缓冲作用；使CPU既可以以较快速度存取SRAM中的数据，又不使系统成本上升过高，这就是Cache法。 还有一种方法，采用新型存储器。 目前，一般采用第3种方法。它是PC系统在不大增加成本的前提下，使性能提升的一个非常有效的技术。 本文简介了Cache的概念、原理、结构设计以及在PC及CPU中的实现。 Cache的工作原理 Cache的工作原理是基于程序访问的局部性。 对大量典型程序运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。指令地址的分布本来
就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然地具有时间上集中分布的倾向。 数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。这种对局部范围的存储器地址频繁访问，而对此范围以外的地址则访问甚少的现象，就称为程序访问的局部性。 根据程序的局部性原理，可以在主存和CPU通用寄存器之间设置一个高速的容量相对较小的存储器，把正在执行的指令地址附近的一部分指令或数据从主存调入这个存储器，供CPU在一段时间内使用。这对提高程序的运行速度有很大的作用。这个介于主存和CPU之间的高速小容量存储器称作高速缓冲存储器(Cache)。 系统正是依据此原理，不断地将与当前指令集相关联的一个不太大的后继指令集从内存读到Cache，然后再与CPU高速传送，从而达到速度匹配。 CPU对存储器进行数据请求时，通常先访问Cache。由于局部性原理不能保证所请求的数据百分之百地在Cache中，这里便存在一个命中率。即CPU在任一时刻从Cache中可靠获取数据的几率。 命中率越高，正确获取数据的可靠性就越大。一般来说，Cache的存储容量比主存的容量小得多，但不能太小，太小会使命中率太低；也没有必要过大，过大不仅会增加成本，而且当容量超过一定值后，命中率随容量的增加将不会有明显地增长。 只要Cache的空间与主存空间在一定范围内保持适当比例的映射关系，Cache 的命中率还是相当高的。 一般规定Cache与内存的空间比为4：1000，即128kB Cache可映射32MB内存；256kB Cache可映射64MB内存。在这种情况下，命中率都在90％以上。至于没有命中的数据，CPU只好直接从内存获取。获取的同时，也把它拷进Cache，以备下次访问。
Caches实验 杨祯 15281139 实验目的 1.阅读分析附件模拟器代码 2.通过读懂代码加深了解cache的实现技术 3.结合书后习题1进行测试 4.通过实验设计了解参数（cache和block size等）和算法（LRU，FIFO 等）选择的优化配置与组合，需要定性和定量分析，可以用数字或图表等多种描述手段配合说明。 阅读分析模拟器代码
课后习题 stride=132下直接相连映射 1）实验分析 由题意得：cachesize=256B blockinbyte=4*4B Noofblock=256B/16B=16个组数位16 array[0]的块地址为0/4=0 映射到cache的块号为0%16=0 array[132]的块地址为132/4=33 映射到cache的块号为33%16=1
第一次访问cache中的0号块与1号块时，会发生强制性失效，之后因为调入了cache中，不会发生失效，所以 misscount=2 missrate=2/(2*10000)=1/10000 hitcount=19998 hitrate=9999/10000 实验验证
stride=131下直接相连映射 实验分析 由题意得：cachesize=256B blockinbyte=4*4B Noofblock=256B/16B=16个组数位16 array[0]的块地址为0/4=0 映射到cache的块号为0%16=0 array[131]的块地址为131/4=32 映射到cache的块号为32%16=0 第一次访问cache中的0号时，一定会发生强制性失效，次数为1；之后因为cache中块号为0的块不断地被替换写入，此时发生的是冲突失效，冲突失效次数为19999， 则发生的失效次数为19999+1=20000 所以 misscount=20000 missrate=20000/(2*10000)=1
实验1 Cache性能分析 1 实验目的 (1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。 (2)掌握Cache容量、相联度、块大小对Cache性能的影响。 (3)掌握降低Cache 2 实验平台 采用MyCache模拟器。 MyCache模拟器的使用方法： (1) 双击MyCache.exe，启动模拟器。 (2) 系统打开操作界面，如下图所示： (3) 写不命中时的调块策略。可以直接从列表中选择。 (4) 访问地址可以选择来自地址流文件，也可以选择手动输入。如果是前者，则可以通过单击“浏览”按钮，从模拟器所在文件夹下的“地址流”文件夹中选取地址流文件（.din）文件，然后执行。执行得方式可以是单步，也可以选择一次执行结束。如果选择手动输入，就可以在“执行控制”区域中输入块地址，然后单击“访问”按钮。系统会在界面的右边显示访问类型、地址、块号以及块内地址。 3 实验内容和步骤 3.1 Cache容量对不命中率的影响 (1) 启动MyCache。 (2) 单击“复位”按钮，将各参数设置为默认值。 (3) 选择一个地址流文件。具体方法：选择“访问地址”→“地址流文件”选项，然后单击“浏览”按钮，从本模拟器所在的文件夹下的“地址流”文件夹中选取。 (4) 选择不同的Cache容量，包括2KB，4 KB，8 KB，16 KB，32 KB，64 KB，128 KB和256 KB，分别执行模拟器（单击“执行到底”按钮就可执行），然后在表1.1中记录各种情况下的不命中率。 地址流文件名：all.din 表1.1 不同容量下Cache的不命中率
(5)指明地址流文件名，以容量为横坐标，画出不命中率虽Cache容量变化而变化的曲线 (6) 根据该模拟结果，能得出什么结论？ 相同的地址流文件，Cache容量越大，Cache的不命中率越低，命中率越高，但当Cache 容量达到一定程度时，Cache的命中率将不变。 3.2 相联度对不命中率的影响 (1) 单击“复位”按钮，将各参数设置为默认值。此时的Cache容量为64KB。 (2) 选择一个地址流文件。具体方法：选择“访问地址”→“地址流文件”选项，然后单击“浏览”按钮，从本模拟器所在的文件夹下的“地址流”文件夹中选取。 (3) 选取不同的Cache相联度，包括直接映像、2路、4路、8路、16路和32路。分别执行模拟器（单击“执行到底”按钮），然后再表1.2中记录各种情况下的不命中率。 地址流文件名：all.din (4) 把Cache的容量设置为256KB，重复（3）步骤填表1.3。
计算机组成与体系结构课程设计报告题目：现代计算机cache技术的研究 学生姓名：谱 学号： 10204102 班级：10204102 指导教师：谌洪茂 2013 年1月6日
摘要 随着集成电路制造技术的持续发展,芯片的集成度和工作速度不断增加,功耗密度显著增大,功耗已经成为计算机系统设计中与性能同等重要的首要设计约束。在现代计算机系统中,处理器速度远远高于存储器速度,Cache作为处理器与主存之间的重要桥梁,在计算机系统的性能优化中发挥着重要作用,但Cache也占据着处理器的大部分能耗。处理器及其Cache存储器是整个计算机系统能耗的主要来源,降低其能耗对于优化计算机系统,特别是嵌入式系统,有着重要的意义。本文主要研究体系结构级的低能耗技术,利用优化Cache结构和动态电压缩放两种技术来实现处理器及其Cache的低能耗。本文首先详细地分析了低能耗Cache技术的研究现状,将该技术总结为基于模块分割的方法、基于路预测的方法、添加一级小Cache的方法、优化标识比较的方法和动态可重构Cache的方法等五大类,并在此基础上,提出了带有效位预判的部分标识比较Cache、带有效位判别的分离比较Cache、基于程序段的可重构Cache等三种Cache结构。然后从不同的实现层面分析比较了现有的电压缩放技术及其缩放算法,提出了一种基于程序段的动态电压缩放算法。最后结合可重构Cache和动态电压缩放技术,提出了一种基于程序段的可重构Cache及处理器电压自适应算法。本文通过仿真实验证明了上述几种方法的有效性。本文所取得的研究成果主要有: 1.一种带有效位预判的部分标识比较Cache(PTC-V Cache)。组相联Cache实现了高命中率,但同时也带来了更多的能耗。本文针对组相联Cache,提出了一种带有效位预判的部分标识比较Cache,它能够有效地节省Cache中信号放大器和位线的能耗。结果表明,PTC-V Cache平均能够节省指令Cache中约55%的能耗。 2.一种带有效位判别的分离比较Cache(SC-V Cache)。该Cache基于路暂停Cache结构,在此基础上,设计了有效位判断和分离标识比较器。它能缩短标识比较的时间,并且减少对无效数据块读取的能耗,以确保同时获得高性能和低能耗。该方案很大程度上节省了路暂停Cache的平均能耗,尤其对于大容量Cache。 3.一种基于程序段的可重构Cache自适应算法PBSTA。该算法使用建立在指令工作集签名基础上的程序段监测状态机来判断程序段是否发生变化,并做出容量调整决定;在程序段内,该算法使用容量调整状态机来指导Cache进行容量调整。与先前的算法相比,该算法不仅有效地降低了Cache存储系统的能耗,而且减少了不必要的重构所带来的性能损失。 4.一种基于程序段的动态电压缩放算法PBVSA。该算法使用程序段监测状态机来判断程序段是否发生变化,并做出CPU电压和频率调整决定,在程序段内,该算法通过计算该程序段的频率缩放因子β(片外工作时间与片上工作时间的比例关系)来设定CPU的电压和频率。结果表明,该算法在保证系统性能的前提下,有效地降低了处理器的能耗。 5.一种基于程序段的可重构Cache 与处理器电压自适应算法CVPBSTA。该算法结合PBSTA算法与PBVSA算法的特点,使用程序段监测状态机来判断程序段是否发生变化,并做出Cache容量及CPU电压和频率的调整决定。在程序段内,该算法采用了与PBSTA相似的Cache容量调整策略和与PBVSA相似的CPU电压和频率调整策略,先后对Cache容量及CPU电压和频率进行调整。结果表明,该算法在保证性能的前提下,更大程度上地节省了系统的能耗。
实验一Cache模拟器的实现 一.实验目的 (1)加深对Cache的基本概念、基本组织结构以及基本工作原理的理解。 (2)掌握Cache容量、相联度、块大小对Cache性能的影响。 (3)掌握降低Cache不命中率的各种方法以及这些方法对提高Cache性能的好处。 (4)理解LRU与随机法的基本思想以及它们对Cache性能的影响。 二、实验内容和步骤 1、启动Cachesim 2.根据课本上的相关知识，进一步熟悉Cache的概念和工作机制。 Cache概念：高速缓冲存 Cache工作机制：大容量主存一般采用DRAM，相对SRAM速度慢，而SRAM速度快，但价格高。程序和数据具有局限性，即在一个较短的时间内，程序或数据往往集中在很小的存储器地址范围内。因此，在主存和CPU之间可设置一个速度很快而容量相对较小的存储器，在其中存放CPU当前正在使用以及一个较短的时间内将要使用的程序和数据，这样，可大大加快CPU访问存储器的速度，提高机器的运行效率 3、依次输入以下参数：Cache容量、块容量、映射方式、替换策略和写策略。Cache容量块容量映射方式替换策略写策略 8 32 全相联映射先进先出算法写回法（1）Cache容量： 启动CacheSim，提示请输入Cache容量，例如1、2、4、8......。此处选择输入4。 （2）块容量： 如下图所示，提示输入块容量，例如1、2、4、8......。此处选择输入16。
（3）映射方式： 如下图所示，提示输入主存储器和高速缓存之间的assoiativity方法（主存地址到Cache地址之间的映射方式），1代表直接映射（固定的映射关系）、2代表组相联映射（直接映射与全相联映射的折中）、3代表全相联映射（灵活性大的映射关系）。此处选择全相联映射。 （4）替换策略： 如下图所示，提示输入替换策略，1代表先进先出（First-In-First-Out,FIFO）算法、2代表近期最少使用（Least Recently Used，LRU）算法、3代表最不经常使用（Least Frequently Used，LFU）、4代表随机法（Random）。此处选择先进先出。 （5）写策略： 如下图所示，提示输入Cache的读写操作，1代表写直达法（存直达法）即写操作时数据既写入Cache又写入主存、2代表写回法（拷回法）即写操作时只把数据写入Cache而不写入主存，但当Cache数据被替换出去时才写回主存。
实验一Cacｈe模拟器得实现 一、实验目得 (1)加深对Cａche得基本概念、基本组织结构以及基本工作原理得理解。 (2)掌握Cache容量、相联度、块大小对Ｃacｈe性能得影响。 (3)掌握降低Cacｈｅ不命中率得各种方法以及这些方法对提高Caｃhｅ性能得好处。 (４)理解ＬＲＵ与随机法得基本思想以及它们对Ｃaｃhｅ性能得影响. 二、实验内容与步骤 1、启动Cachesｉm 2、根据课本上得相关知识,进一步熟悉Cachｅ得概念与工作机制。 Cache概念：高速缓冲存 Caｃhe工作机制:大容量主存一般采用DRAM，相对SRAM速度慢，而SRAＭ速度快，但价格高。程序与数据具有局限性,即在一个较短得时间内，程序或数据往往集中在很小得存储器地址范围内。因此，在主存与CＰU之间可设置一个速度很快而容量相对较小得存储器,在其中存放CPU当前正在使用以及一个较短得时间内将要使用得程序与数据，这样，可大大加快CＰU访问存储器得速度，提高机器得运行效率 3、依次输入以下参数：Caｃhe容量、块容量、映射方式、替换策略与写策略. （1）Cacｈｅ容量： 启动CaｃhｅＳim,提示请输入Cache容量,例如１、２、4、8、、、、、、。此处选择输入4。 （2）块容量: 如下图所示,提示输入块容量，例如1、2、4、8、、、、、、。此处选择输入１6。 （3）映射方式: 如下图所示，提示输入主存储器与高速缓存之间得aｓｓｏiativiｔy方法
(主存地址到Cache地址之间得映射方式）,1代表直接映射（固定得映射关系)、2代表组相联映射(直接映射与全相联映射得折中）、3代表全相联映射（灵活性大得映射关系）。此处选择全相联映射。 （4）替换策略: 如下图所示，提示输入替换策略,1代表先进先出（Fｉｒsｔ-In—Fｉｒsｔ—Oｕt，FIFO)算法、2代表近期最少使用(Lｅast RecｅntlyＵsｅd，LＲU）算法、3代表最不经常使用(Least Frequeｎtly Used，ＬFＵ)、４代表随机法(Ｒandom）。此处选择先进 先出. （5)写策略: 如下图所示，提示输入Cａｃhｅ得读写操作，１代表写直达法(存直达法）即写操作时数据既写入Cａche又写入主存、2代表写回法（拷回法）即写操作时只把数据写入Cａｃhe而不写入主存，但当Cachｅ数据被替换出去时才写回主存。此处选写回法
浅谈Cache-Memory-目前最好的 序近些年我在阅读一些和处理器相关的论文与书籍有很多些体会留下了若干文字。其中还是有一片领域我一直不愿意书写这片领域是处理器系统中的Cache Memory。我最后决定能够写下一段文字不仅是为了这片领域是我们这些人在受历史车轮的牵引走向一个未知领域所产生的一些质朴的想法。待到动笔总被德薄而位尊知小而谋大力少而任重鲜不及矣打断。多次反复后我几乎丢失了书写的兴趣。几个朋友间或劝说不如将读过的经典文章列出来有兴趣的可以去翻阅没有兴趣的即便是写成中文也于事无补。我没有采纳这些建议很多事情可以很多人去做有些事情必须是有些人做。这段文字起始于上半年准备的时间更加久远些收集翻译先驱的工作后加入少许理解后逐步成文。这些文字并是留给自己的一片回忆。倘若有人从这片回忆中收益是我意料之外的我为这些意外为我的付出所欣慰。 Cache Memory很难用几十页字完成哪怕是一个简单的Survey我愿意去尝试却没有足够的能力。知其不可为而为之使得这篇文章有许多未知的结论也缺乏必要的支撑数据。在书写中我不苛求近些年出现的话题这些话题即便是提出者可能也只是抛砖引玉最后的结果未知。很多内容需要经过较长时间的检验。即便是这些验证过的内容我依然没有把握将其清晰地描述。这些不影响这段文字的完成。知识的积累是一个漫长的过程是微小尘埃累积而得的汗牛充栋。再小的尘埃也不能轻易拂去。这些想法鼓励我能够继续写下去。熙和禺皓的加入使本篇提前完成。每次书写时我总会邀些人参与之前出版的书籍也是如此只是最后坚持下来只有自己。熙和禺皓的年纪并不大却有着超
越他们年纪的一颗坚持的心。与他们商讨问题时总拿他们与多年前的自己对照感叹着时代的进步。他们比当年的我强出很多。我希望看到这些。个体是很难超越所处的时代所以需要更多的人能够去做一些力所能及的也许会对他人有益的事情。聚沙成塔后的合力如上善之水。因为这个原因我们希望能有更多的人能够加入到Contributors List 完善这篇与Cache Memory相关的文章。 Cache Memory也被称为Cache是存储器子系统的组成部分存放着程序经常使用的指令和数据这只是Cache的传统定义。从广义的角度上看Cache是缓解访问延时的Buffer这些Buffer无处不在只要存在着访问延时的系统这些广义Cache就可以在掩盖访问延时的同时尽可能地提高数据带宽。在处理器系统设计中广义Cache的身影随处可见。在一个系统设计中快和慢是一个相对概念。与微架构Microarchitecture中的L1/L2/L3 Cache相比DDR是一个慢速设备在磁盘I/O系统中却是快速设备。在
计算机系统结构实验报告 名称： Cache性能分析学院：信息工程 姓名：陈明 学号：S121055 专业：计算机系统结构年级：研一
实验目的 1.加深对Cache的基本概念、基本组织结构以及基本工作原理的理解； 2.了解Cache的容量、相联度、块大小对Cache性能的影响； 3.掌握降低Cache失效率的各种方法，以及这些方法对Cache性能提高的好处； 4.理解Cache失效的产生原因以及Cache的三种失效； 5.理解LRU与随机法的基本思想，及它们对Cache性能的影响； 实验平台 Vmware 虚拟机，redhat 9.0 linux 操作系统，SimpleScalar模拟器 实验步骤 1.运行SimpleScalar模拟器； 2.在基本配置情况下运行程序（请指明所选的测试程序），统计Cache总失效 次数、三种不同种类的失效次数； 3.改变Cache容量（*2，*4，*8，*64），运行程序（指明所选的测试程序）， 统计各种失效的次数，并分析Cache容量对Cache性能的影响； 4.改变Cache的相联度（1路，2路，4路，8路，64路），运行程序（指明所 选的测试程序），统计各种失效的次数，并分析相联度对Cache性能的影响； 5.改变Cache块大小（*2，*4，*8，*64），运行程序（指明所选的测试程 序），统计各种失效的次数，并分析Cache块大小对Cache性能的影响； 6.分别采用LRU与随机法，在不同的Cache容量、不同的相联度下，运行程序 （指明所选的测试程序）统计Cache总失效次数，计算失效率。分析不同的替换算法对Cache性能的影响。 预备知识 1. SimpleScalar模拟器的相关知识。详见相关的文档。 2. 复习和掌握教材中相应的内容 （1）可以从三个方面改进Cache的性能：降低失效率、减少失效开销、减少Cache命中时间。 （2）按照产生失效的原因不同，可以把Cache失效分为三类： ①强制性失效（Compulsory miss）
汕头大学实验报告 学院: 工学院系: 计算机系专业: 计算机科学与技术年级: 13实验时间: 2015.6.16 姓名: 林子伦学号: 2013101030实验名称：基于SPIM-CACHE的Cache实验 一．实验目的： （1）熟悉SPIM-CACHE模拟器环境 （2）深入认识CACHE的工作原理及其作用。 二．实验内容： （1）阅读实验指导书资料（虚拟教室提供了英文论文的电子版本）； （2）下载SPIM-CACHE软件，理解英文论文的基本内容之后，给出几种典型的cache配置，运行英文论文提供的代码，记录运行时CACHE命中率等重要数据；（3）运行Fig.4代码，了解mapping functions 即映射规则 （4）运行Fig.7代码，了解temporal and spatial locality 即时空局部性，进一步理解cache的工作原理； （5）运行Fig.8代码，运行学习replacement algorithms 即替代算法，理解其工作原理。 三．实验地点，环境 实验地点：软件工程实验室 实验环境： 操作系统：Microsoft Windows 8 中文版 处理器：Intel(R) Core(TM) i3-3120M CPU @ 2.50GHz 2.50GHz 内存： 4.00GB（3.82GB 可用） 四．实验记录及实验分析（80%）： 4.1实验前配置： 1) 按下图配置好Spim设置
2）关于实验中cache设置如下(具体配置根据下面实验要求) ——》 ——》 Cache size ——cache大小 Block size ——块大小 Mapping ——组相连 4.2实验一：fig4.s 实验目的：Algorithm and corresponding code to study mapping functions Cache配置：256-B size, 16-B line size, four-way set associative 实验操作： 1) Ctrl+O 打开运行代码fig4.s 代码如下： .data 0x10000480 Array_A: .word 1,1,1,1,2,2,2,2 .data 0x10000CC0 Array_B: .word 3,3,3,3,4,4,4,4 .text .globl _start _start: la $2,Array_A li $6,0 li $4,8 loop: lw $5,0($2) add $6,$6,$5 addi $2,$2,4
实验3 Cache 控制器设计 1、实验目的 (1)掌握Ｃaｃｈｅ控制器的原理及其设计方法。 (2)熟悉ＦPGＡ应用设计及EＤA 软件的使用。 (３) 熟悉Ｖｉｖaｄo软件的使用及FPGA应用设计。 ２、实验原理 Cachｅ是介于ＣPＵ与主存之间的小容量存储器,包括管理在内的全部功能由硬件实现,对程序员是透明的,在一定程度上解决了ＣＰU与主存之间的速度差异、与主存容量相比,Cac ｈe的容量特不小,它保存的内容只是内存内容的一个子集,且Cａche与主存的数据交互以块为单位、把主存中的块放到Cａcｈe中时必须把主存地址映射到Ｃaｃhｅ中,即确定位置的对应关系,并采纳硬件实现,以便CＰU给出的访存地址能够自动变换成Ｃａcｈe地址。由于程序访问的局部性,使得主存的平均读出时间接近Cacｈe的读出时间,大大提高了CPU的访存效率、 地址映射方式有全相联方式、直截了当相联方式、组相联方式,本实验采纳的是直截了当方式,这种变换方式简单而直截了当,硬件实现特不简单,访问速度也比较快,然而块的冲突率比较高、其主要原则是:主存中一块只能映象到Ｃaｃhｅ的一个特定的块中、假设主存的块号为Ｂ,Cａcｈe的块号为b,则它们之间的映象关系能够表示为:ｂ=B ｍｏd Cb其中,Ｃb是Ｃachｅ的块容量、设主存的块容量为Mｂ,区容量为Me,则直截了当映象方法的关系如图3、19所示。把主存按Ｃａcｈｅ的大小分成区,一般主存容量为Ｃacｈｅ容量的整数倍,主存每一个分区内的块数与Cａcｈe的总块数相等、直截了当映象方式只能把主存各个区中相对块号相同的那些块映象到Cache中同一块号的那个特定块中、例如,主存的块０只能映象到Cacｈe的块0中,主存的块１只能映象到Ｃａchｅ的块1中,同样,主存区１中的块Ｃb(在区1中的相对块号是0)也只能映象到Caｃhe 的块0中、依照上面给出的地址映象规则,整个Ｃacｈe地址与主存地址的低位部分是完全相同的。
Cache模拟器 一、实验目标： 程序运行时，都会对内存进行相关操作，所访问的内存地址可以被记录下来，形成memory trace文件。在本实验中，你将使用benchmark 程序产生的memory trace文件来测试Cache命中率，文件可以在https://www.doczj.com/doc/d87223440.html,/classes/fa07/cse240a/proj1-traces.tar.gz上获得。每次存储器访问都包含了三个信息： 1.访问类型，’l’表示Load操作，’s’表示Store操作； 2.地址。采用32位无符号的十六进制表示； 3.存储器访问指令之间的间隔指令数。例如第5条指令和第10条指 令为存储器访问指令，且中间没有其他存储器访问指令，则间隔指令数为4。 通过写一段程序，模拟Cache模拟器的执行过程。 二、实验要求： 写一段程序模拟Cache模拟器的执行过程，并对5个trace文件进行测试，完成以下目标： 1.请统计Load类型指令和Store类型指令在这5个trace文件中的指令比例。 2.设Cache总容量为32KB，对以下所有参数进行组合（共有72种组合），测量相应5个文件的Cache命中率。通过对命中率的分析，可以发现什么规律。
行大小：32字节、64字节、128字节 相连度：8路相联、4路相联、2路相联、1路相联 替换策略：FIFO，随机替换，LRU 写策略：写直达、写回 3. 给出5个文件的最佳Cache命中率的参数组合。针对不同的trace 文件，最佳配置是否相同。 4. 测量各种组合下Cache和主存之间的数据传输量。 5. 给出5个文件的最小数据传输量的参数组合。这个组合和第3问中得到的组合是否一致。针对不同的trace文件，最佳配置是否相同。 6. Cache缺失有三种原因：1）强制缺失；2）容量缺失；3）冲突缺失。分析这三种缺失并说明你的分析方法。 7. 请给出5个trace文件在最优Cache命中率的情况下，这三种缺失所占的比例，并和教材图C.8给出的比例进行比较。 三、程序设计与实现： 本程序我打算采用java进行编写，因为java能够很好地体现面向对象编程的优点。首先需要定义相关的数据类型。 将指令定义为一个单独的指令类，好方便操作和记录统计，其中属性包括该指令的类型，比如是Load指令还是Store指令，还包括指令的地址。 class Instruction { String type; String addrs; }
计算机系统结构实验报告 一．流水线中的相关 实验目的： 1. 熟练掌握WinDLX模拟器的操作和使用，熟悉DLX指令集结构及其特点； 2. 加深对计算机流水线基本概念的理解； 3. 进一步了解DLX基本流水线各段的功能以及基本操作； 4. 加深对数据相关、结构相关的理解，了解这两类相关对CPU性能的影响； 5. 了解解决数据相关的方法，掌握如何使用定向技术来减少数据相关带来的暂停。 实验平台： WinDLX模拟器 实验内容和步骤： 1.用WinDLX模拟器执行下列三个程序： 求阶乘程序fact.s 求最大公倍数程序gcm.s 求素数程序prim.s 分别以步进、连续、设置断点的方式运行程序，观察程序在流水线中的执行情况，观察 CPU中寄存器和存储器的内容。熟练掌握WinDLX的操作和使用。 2. 用WinDLX运行程序structure_d.s，通过模拟找出存在资源相关的指令对以及导致资源相 关的部件；记录由资源相关引起的暂停时钟周期数，计算暂停时钟周期数占总执行周期数的 百分比；论述资源相关对CPU性能的影响，讨论解决资源相关的方法。 3. 在不采用定向技术的情况下（去掉Configuration菜单中Enable Forwarding选项前的勾选符），用WinDLX运行程序data_d.s。记录数据相关引起的暂停时钟周期数以及程序执行的 总时钟周期数，计算暂停时钟周期数占总执行周期数的百分比。 在采用定向技术的情况下（勾选Enable Forwarding），用WinDLX再次运行程序data_d.s。重复上述3中的工作，并计算采用定向技术后性能提高的倍数。 1. 求阶乘程序 用WinDLX模拟器执行求阶乘程序fact.s。这个程序说明浮点指令的使用。该程序从标准 输入读入一个整数，求其阶乘，然后将结果输出。 该程序中调用了input.s中的输入子程序，这个子程序用于读入正整数。 实验结果： 在载入fact.s和input.s之后，不设置任何断点运行。 a.不采用重新定向技术，我们得到的结果
https://www.doczj.com/doc/d87223440.html, 彭蔓蔓，彭方 湖南大学计算机与通信学院，长沙（410082） E-mail: melaniepf@https://www.doczj.com/doc/d87223440.html, 摘要：在嵌入式系统中，性能和功耗是设计者最关心的两大要素。路预测是一种基于传统组相联Cache的低功耗优化策略，以一定的性能损失为代价来减少系统功耗，但在预测准确性较低的情况下，不仅无助于功耗的降低，而且会导致性能的退化。本文在路预测的基础上，提出一种可重构Cache方案，通过动态地开启和关闭路预测功能，并根据路预测表的记录选择性调整Cache相联度，消除路预测机制带来的不利影响，极大地减少预测失效开销，满足高性能低功耗的要求。 关键字：路预测； 可重构Cache；高性能；低功耗 1.引言 随着超大规模集成电路技术的不断发展，处理器的运算速度与内存容量都在飞速增长。然而，这种快速发展也扩大了处理器运算速度与访存速度之间的瓶颈。Cache作为处理器与主存之间的桥梁，能够从主存中移入部分数据，利用所访问数据的空间局部性(Spatial Locality)和时间局部性(Temporal Locality)，减少访存时间，提高系统性能。然而，Cache的存在不仅占据了大量的芯片面积，也带来了较大的能耗。例如：片内Cache分别占用了Alpha 21264和Strong ARM微处理器面积的30%和60%，它们的功耗分别占整个芯片功耗的16%和43%[1]。因此，从体系结构上优化Cache设计，能够给系统的性能和功耗带来很大的改善。 传统的组相联Cache在进行标识比较的同时，读取并放大各路数据部分的信号，当标识比较结果确定后，将命中数据送往总线。这样索引(Index)映射组(Set)所有路(Way)标识和数据，不管是否命中，Cache都将被激活，导致不必要的功耗产生。为此，Hasegawa等人提出了一种称为分阶段组相联Cache(phased set-associative Cache)[2]的路预测算法,即在第一个周期进行标识比较，在第二个周期读取命中数据，从而避免了不必要的功耗开销，但增加了一个周期的比较时间，对性能造成了一定影响。Michael D. Powell,等人使用路预测和选择性直接映射Cache相结合的方法，利用局部性原理，在指令Cache中使用路预测算法，而在数据Cache中采用直接映射方法，在不影响性能的前提下减少L1 Cache的能耗[3]。带有效位预判的路预测Cache(WPD-V)[4]在路预测的基础上排除了对有效位为0的空块的访问。它在MRU 表中读取预测路的同时，访问相应的有效位。若有效位为0，说明预测路为空块，直接对剩下各路进行组相联访问；若有效位为1，则按路预测的方式访问。有效位预判减少了对无效块的预测访问，节省了Cache能耗。 路预测Cache的性能与功耗，很大程度上取决于预测的准确性和预测失败的代价，而其准确性与所访问数据的时间局部性和空间局部性有关。在预测失效率很高的情况下，路预测Cache比传统组相联Cache要多出接近一个时钟周期的访存时间，导致性能退化。本文采用的基于路预测的选择性可重构(WPSC：Way-Predict Selective Configurable) Cache方案在此背景下提出，它在映射组中预先指定一路作为访问对象，在进行数据访问时，先采用直接映射
1 前言 自从诞生以来，Linux 就被不断完善和普及，目前它已经成为主流通用操作系统之一，使用得非常广泛，它与Windows、UNIX 一起占据了操作系统领域几乎所有的市场份额。特别是在高性能计算领域，Linux 已经成为一个占主导地位的操作系统，在2005年6月全球TOP500 计算机中，有301 台部署的是Linux 操作系统。因此，研究和使用Linux 已经成为开发者的不可回避的问题了。 下面我们介绍一下Linux 内核中文件Cache 管理的机制。本文以 2.6 系列内核为基准，主要讲述工作原理、数据结构和算法，不涉及具体代码。 2 操作系统和文件Cache 管理 操作系统是计算机上最重要的系统软件，它负责管理各种物理资源，并向应用程序提供各种抽象接口以便其使用这些物理资源。从应用程序的角度看，操作系统提供了一个统一的虚拟机，在该虚拟机中没有各种机器的具体细节，只有进程、文件、地址空间以及进程间通信等逻辑概念。这种抽象虚拟机使得应用程序的开发变得相对容易：开发者只需与虚拟机中的各种逻辑对象交互，而不需要了解各种机器的具体细节。此外，这些抽象的逻辑对象使得操作系统能够很容易隔离并保护各个应用程序。 对于存储设备上的数据，操作系统向应用程序提供的逻辑概念就是"文件"。应用程序要存储或访问数据时，只需读或者写"文件"的一维地址空间即可，而这个地址空间与存储设备上存储块之间的对应关系则由操作系统维护。 在Linux 操作系统中，当应用程序需要读取文件中的数据时，操作系统先分配一些内存，将数据从存储设备读入到这些内存中，然后再将数据分发给应用程序；当需要往文件中写数据时，操作系统先分配内存接收用户数据，然后再将数据从内存写到磁盘上。文件Cache 管理指的就是对这些由操作系统分配，并用来存储文件数据的内存的管理。Cache 管理的优劣通过两个指标衡量：一是Cache 命中率，Cache 命中时数据可以直接从内存中获取，不再需要访问低速外设，因而可以显著提高性能；二是有效Cache 的比率，有效Cache 是指真正会被访问到的Cache 项，如果有效Cache 的比率偏低，则相当部分磁盘带宽会被浪费到读取无用Cache 上，而且无用Cache 会间接导致系统内存紧张，最后可能会严重影响性能。 下面分别介绍文件Cache 管理在Linux 操作系统中的地位和作用、Linux 中文件Cache 相关的数据结构、Linux 中文件Cache 的预读和替换、Linux 中文件Cache 相关API 及其实现。 2 文件Cache 的地位和作用 文件Cache 是文件数据在内存中的副本，因此文件Cache 管理与内存管理系统和文件系统都相关：一方面文件Cache 作为物理内存的一部分，需要参与物理内存的分配回收过程，另一方面文件Cache 中的数据来源于存储设备上的文件，需要通过文件系统与存储设备进行读写交互。从操作系统的角度考虑，文件Cache 可以看做是内存管理系统与文件系统之间的联系纽带。因此，文件Cache 管理是操作系统的一个重要组成部分，它的性能直接影响着文件系统和内存管理系统的性能。 图1描述了Linux 操作系统中文件Cache 管理与内存管理以及文件系统的关系示意图。从图中可以看到，在Linux 中，具体文件系统，如ext2/ext3、jfs、ntfs 等，负责在文件Cache 和存储设备之间交换数据，位于具体文件系统之上的虚拟文件系统VFS负责在应用程序和文件Cache 之间通过read/write 等接口交换数据，而内存管理系统负责文件Cache 的分配和回收，同时虚拟内存管理系统(VMM)则允许应用程序和文件Cache 之间通过memory
计算机体系结构—— Cache模拟器实验 实验报告 姓名崔雪莹 学号 班级计科1202班 老师董岚 2015年 06月07日
一、阅读分析附件模拟器代码...............................错误!未定义书签。 1、关键参数.......................................错误!未定义书签。 2、关键算法.......................................错误!未定义书签。 二、课后习题.............................................错误!未定义书签。 1、习题内容.......................................错误!未定义书签。 2、题目分析.......................................错误!未定义书签。 3、计算及结果.....................................错误!未定义书签。 4、模拟器上实验结果检验...........................错误!未定义书签。 三、整体分析.............................................错误!未定义书签。 1、三种映射方式对Cache效率的的影响...............错误!未定义书签。 2、block块大小与Cache容量对Cache效率的影响 .....错误!未定义书签。 3、Cache容量与相连度对Cache效率的影响...........错误!未定义书签。 4、三种失效类型影响因素...........................错误!未定义书签。 四、实验思考和感受.......................................错误!未定义书签。 1、关于模拟器的思考...............................错误!未定义书签。 2、关于整个实验的思考.............................错误!未定义书签。