数字集成电路速查74LS系列集成电路
74ls00 2输入四与非门
74ls01 2输入四与非门 (oc)
74ls02 2输入四或非门
74ls03 2输入四与非门 (oc)
74ls04 六倒相器
74ls05 六倒相器(oc)
74ls06 六高压输出反相缓冲器/驱动器(oc,30v)
74ls07 六高压输出缓冲器/驱动器(oc,30v)
74ls08 2输入四与门
74ls09 2输入四与门(oc)
74ls10 3输入三与非门
74ls11 3输入三与门
74ls12 3输入三与非门 (oc)
74ls13 4输入双与非门 (斯密特触发)
74ls14 六倒相器(斯密特触发)
74ls15 3输入三与门 (oc)
74ls16 六高压输出反相缓冲器/驱动器(oc,15v)
74ls17 六高压输出缓冲器/驱动器(oc,15v)
74ls18 4输入双与非门 (斯密特触发)
74ls19 六倒相器(斯密特触发)
74ls20 4输入双与非门
74ls21 4输入双与门
74ls22 4输入双与非门(oc)
74ls23 双可扩展的输入或非门
74ls24 2输入四与非门(斯密特触发)
74ls25 4输入双或非门(有选通)
74ls26 2输入四高电平接口与非缓冲器(oc,15v)
74ls27 3输入三或非门
74ls28 2输入四或非缓冲器
74ls30 8输入与非门
74ls31 延迟电路
74ls32 2输入四或门
74ls33 2输入四或非缓冲器(集电极开路输出)
74ls34 六缓冲器
74ls35 六缓冲器(oc)
74ls36 2输入四或非门(有选通)
74ls37 2输入四与非缓冲器
74ls38 2输入四或非缓冲器(集电极开路输出)
74ls39 2输入四或非缓冲器(集电极开路输出)
74ls40 4输入双与非缓冲器
74ls41 bcd-十进制计数器
74ls42 4线-10线译码器(bcd输入)
74ls43 4线-10线译码器(余3码输入)
74ls44 4线-10线译码器(余3葛莱码输入)
74ls45 bcd-十进制译码器/驱动器
74ls46 bcd-七段译码器/驱动器
74ls47 bcd-七段译码器/驱动器
74ls48 bcd-七段译码器/驱动器
74ls49 bcd-七段译码器/驱动器(oc)
74ls50 双二路2-2输入与或非门(一门可扩展)
74ls51 双二路2-2输入与或非门
74ls51 二路3-3输入,二路2-2输入与或非门
74ls52 四路2-3-2-2输入与或门(可扩展)
74ls53 四路2-2-2-2输入与或非门(可扩展)
74ls53 四路2-2-3-2输入与或非门(可扩展)
74ls54 四路2-2-2-2输入与或非门
74ls54 四路2-3-3-2输入与或非门
74ls54 四路2-2-3-2输入与或非门
74ls55 二路4-4输入与或非门(可扩展)
74ls60 双四输入与扩展
74ls61 三3输入与扩展
74ls62 四路2-3-3-2输入与或扩展器
74ls63 六电流读出接口门
74ls64 四路4-2-3-2输入与或非门
74ls65 四路4-2-3-2输入与或非门(oc)
74ls70 与门输入上升沿jk触发器
74ls71 与输入r-s主从触发器
74ls72 与门输入主从jk触发器
74ls73 双j-k触发器(带清除端)
74ls74 正沿触发双d型触发器(带预置端和清除端)
74ls75 4位双稳锁存器
74ls76 双j-k触发器(带预置端和清除端)
74ls77 4位双稳态锁存器
74ls78 双j-k触发器(带预置端,公共清除端和公共时钟端) 74ls80 门控全加器
74ls81 16位随机存取存储器
74ls82 2位二进制全加器(快速进位)
74ls83 4位二进制全加器(快速进位)
74ls84 16位随机存取存储器
74ls85 4位数字比较器
74ls86 2输入四异或门
74ls87 四位二进制原码/反码/oi单元
74ls89 64位读/写存储器
74ls90 十进制计数器
74ls91 八位移位寄存器
74ls92 12分频计数器(2分频和6分频)
74ls93 4位二进制计数器
74ls94 4位移位寄存器(异步)
74ls95 4位移位寄存器(并行io)
74ls96 5位移位寄存器
74ls97 六位同步二进制比率乘法器
74ls100 八位双稳锁存器
74ls103 负沿触发双j-k主从触发器(带清除端)
74ls106 负沿触发双j-k主从触发器(带预置,清除,时钟) 74ls107 双j-k主从触发器(带清除端)
74ls108 双j-k主从触发器(带预置,清除,时钟)
74ls109 双j-k触发器(带置位,清除,正触发)
74ls110 与门输入j-k主从触发器(带锁定)
74ls111 双j-k主从触发器(带数据锁定)
74ls112 负沿触发双j-k触发器(带预置端和清除端)
74ls113 负沿触发双j-k触发器(带预置端)
74ls114 双j-k触发器(带预置端,共清除端和时钟端)
74ls116 双四位锁存器
74ls120 双脉冲同步器/驱动器
74ls121 单稳态触发器(施密特触发)
74ls122 可再触发单稳态多谐振荡器(带清除端)
74ls123 可再触发双单稳多谐振荡器
74ls125 四总线缓冲门(三态输出)
74ls126 四总线缓冲门(三态输出)
74ls128 2输入四或非线驱动器
74ls131 3-8译码器
74ls132 2输入四与非门(斯密特触发)
74ls133 13输入端与非门
74ls134 12输入端与门(三态输出)
74ls135 四异或/异或非门
74ls136 2输入四异或门(oc)
74ls137 八选1锁存译码器/多路转换器
74ls138 3-8线译码器/多路转换器
74ls139 双2-4线译码器/多路转换器
74ls140 双4输入与非线驱动器
74ls141 bcd-十进制译码器/驱动器
74ls142 计数器/锁存器/译码器/驱动器
74ls145 4-10译码器/驱动器
74ls147 10线-4线优先编码器
74ls148 8线-3线八进制优先编码器
74ls150 16选1数据选择器(反补输出)
74ls151 8选1数据选择器(互补输出)
74ls152 8选1数据选择器多路开关
74ls153 双4选1数据选择器/多路选择器
74ls154 4线-16线译码器
74ls155 双2-4译码器/分配器(图腾柱输出)
74ls156 双2-4译码器/分配器(集电极开路输出) 74ls157 四2选1数据选择器/多路选择器
74ls158 四2选1数据选择器(反相输出)
74ls160 可预置bcd计数器(异步清除)
74ls161 可预置四位二进制计数器(并清除异步) 74ls162 可预置bcd计数器(异步清除)
74ls163 可预置四位二进制计数器(并清除异步) 74ls164 8位并行输出串行移位寄存器
74ls165 并行输入8位移位寄存器(补码输出)
74ls166 8位移位寄存器
74ls167 同步十进制比率乘法器
74ls168 4位加/减同步计数器(十进制)
74ls169 同步二进制可逆计数器
74ls170 4*4寄存器堆
74ls171 四d触发器(带清除端)
74ls172 16位寄存器堆
74ls173 4位d型寄存器(带清除端)
74ls174 六d触发器
74ls175 四d触发器
74ls176 十进制可预置计数器
74ls177 2-8-16进制可预置计数器
74ls178 四位通用移位寄存器
74ls179 四位通用移位寄存器
74ls180 九位奇偶产生/校验器
74ls181 算术逻辑单元/功能发生器
74ls182 先行进位发生器
74ls183 双保留进位全加器
74ls184 bcd-二进制转换器
74ls185 二进制-bcd转换器
74ls190 同步可逆计数器(bcd,二进制)
74ls191 同步可逆计数器(bcd,二进制)
74ls192 同步可逆计数器(bcd,二进制)
74ls193 同步可逆计数器(bcd,二进制)
74ls194 四位双向通用移位寄存器
74ls195 四位通用移位寄存器
74ls196 可预置计数器/锁存器
74ls197 可预置计数器/锁存器(二进制)
74ls198 八位双向移位寄存器
74ls199 八位移位寄存器
74ls210 2-5-10进制计数器
74ls213 2-n-10可变进制计数器
74ls221 双单稳触发器
74ls230 八3态总线驱动器
74ls231 八3态总线反向驱动器
74ls240 八缓冲器/线驱动器/线接收器(反码三态输出) 74ls241 八缓冲器/线驱动器/线接收器(原码三态输出) 74ls242 八缓冲器/线驱动器/线接收器
74ls243 4同相三态总线收发器
74ls244 八缓冲器/线驱动器/线接收器
74ls245 八双向总线收发器
74ls246 4线-七段译码/驱动器(30v)
74ls247 4线-七段译码/驱动器(15v)
74ls248 4线-七段译码/驱动器
74ls249 4线-七段译码/驱动器
74ls251 8选1数据选择器(三态输出)
74ls253 双四选1数据选择器(三态输出)
74ls256 双四位可寻址锁存器
74ls257 四2选1数据选择器(三态输出)
74ls258 四2选1数据选择器(反码三态输出)
74ls259 8为可寻址锁存器
74ls260 双5输入或非门
74ls261 4*2并行二进制乘法器
74ls265 四互补输出元件
74ls266 2输入四异或非门(oc)
74ls270 2048位rom (512位四字节,oc)
74ls271 2048位rom (256位八字节,oc)
74ls273 八d触发器
74ls274 4*4并行二进制乘法器
74ls275 七位片式华莱士树乘法器
74ls276 四jk触发器
74ls278 四位可级联优先寄存器
74ls279 四s-r锁存器
74ls280 9位奇数/偶数奇偶发生器/较验器
74ls281
74ls283 4位二进制全加器
74ls290 十进制计数器
74ls291 32位可编程模
74ls293 4位二进制计数器
74ls294 16位可编程模
74ls295 四位双向通用移位寄存器
74ls298 四-2输入多路转换器(带选通)
74ls299 八位通用移位寄存器(三态输出)
74ls348 8-3线优先编码器(三态输出)
74ls352 双四选1数据选择器/多路转换器
74ls353 双4-1线数据选择器(三态输出)
74ls354 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls355 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls356 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls357 8输入端多路转换器/数据选择器/寄存器,三态补码输出74ls365 6总线驱动器
74ls366 六反向三态缓冲器/线驱动器
74ls367 六同向三态缓冲器/线驱动器
74ls368 六反向三态缓冲器/线驱动器
74ls373 八d锁存器
74ls374 八d触发器(三态同相)
74ls375 4位双稳态锁存器
74ls377 带使能的八d触发器
74ls378 六d触发器
74ls379 四d触发器
74ls381 算术逻辑单元/函数发生器
74ls382 算术逻辑单元/函数发生器
74ls384 8位*1位补码乘法器
74ls385 四串行加法器/乘法器
74ls386 2输入四异或门
74ls390 双十进制计数器
74ls391 双四位二进制计数器
74ls395 4位通用移位寄存器
74ls396 八位存储寄存器
74ls398 四2输入端多路开关(双路输出)
74ls399 四-2输入多路转换器(带选通)
74ls422 单稳态触发器
74ls423 双单稳态触发器
74ls440 四3方向总线收发器,集电极开路
74ls441 四3方向总线收发器,集电极开路
74ls442 四3方向总线收发器,三态输出
74ls443 四3方向总线收发器,三态输出
74ls444 四3方向总线收发器,三态输出
74ls445 bcd-十进制译码器/驱动器,三态输出
74ls446 有方向控制的双总线收发器
74ls448 四3方向总线收发器,三态输出
74ls449 有方向控制的双总线收发器
74ls465 八三态线缓冲器
74ls466 八三态线反向缓冲器
74ls467 八三态线缓冲器
74ls468 八三态线反向缓冲器
74ls490 双十进制计数器
74ls540 八位三态总线缓冲器(反向)
74ls541 八位三态总线缓冲器
74ls589 有输入锁存的并入串出移位寄存器
74ls590 带输出寄存器的8位二进制计数器
74ls591 带输出寄存器的8位二进制计数器
74ls592 带输出寄存器的8位二进制计数器
74ls593 带输出寄存器的8位二进制计数器
74ls594 带输出锁存的8位串入并出移位寄存器
74ls595 8位输出锁存移位寄存器
74ls596 带输出锁存的8位串入并出移位寄存器
74ls597 8位输出锁存移位寄存器
74ls598 带输入锁存的并入串出移位寄存器
74ls599 带输出锁存的8位串入并出移位寄存器
74ls604 双8位锁存器
74ls605 双8位锁存器
74ls606 双8位锁存器
74ls607 双8位锁存器
74ls620 8位三态总线发送接收器(反相)
74ls621 8位总线收发器
74ls622 8位总线收发器
74ls623 8位总线收发器
74ls640 反相总线收发器(三态输出)
74ls641 同相8总线收发器,集电极开路
74ls642 同相8总线收发器,集电极开路
74ls643 8位三态总线发送接收器
74ls644 真值反相8总线收发器,集电极开路
74ls645 三态同相8总线收发器
74ls646 八位总线收发器,寄存器
74ls647 八位总线收发器,寄存器
74ls648 八位总线收发器,寄存器
74ls649 八位总线收发器,寄存器
74ls651 三态反相8总线收发器
74ls652 三态反相8总线收发器
74ls653 反相8总线收发器,集电极开路
74ls654 同相8总线收发器,集电极开路
74ls668 4位同步加/减十进制计数器
74ls669 带先行进位的4位同步二进制可逆计数器
74ls670 4*4寄存器堆(三态)
74ls671 带输出寄存的四位并入并出移位寄存器
74ls672 带输出寄存的四位并入并出移位寄存器
74ls673 16位并行输出存储器,16位串入串出移位寄存器74ls674 16位并行输入串行输出移位寄存器
74ls681 4位并行二进制累加器
74ls682 8位数值比较器(图腾柱输出)
74ls683 8位数值比较器(集电极开路)
74ls684 8位数值比较器(图腾柱输出)
74ls685 8位数值比较器(集电极开路)
74ls686 8位数值比较器(图腾柱输出)
74ls687 8位数值比较器(集电极开路)
74ls688 8位数字比较器(oc输出)
74ls689 8位数字比较器
74ls690 同步十进制计数器/寄存器(带数选,三态输出,直接清除)
74ls691 计数器/寄存器(带多转换,三态输出)
74ls692 同步十进制计数器(带预置输入,同步清除)
74ls693 计数器/寄存器(带多转换,三态输出)
74ls696 同步加/减十进制计数器/寄存器(带数选,三态输出,直接清除) 74ls697 计数器/寄存器(带多转换,三态输出)
74ls698 计数器/寄存器(带多转换,三态输出)
74ls699 计数器/寄存器(带多转换,三态输出)
74ls716 可编程模n十进制计数器
74ls718 可编程模n十进制计数器
4000系列集成电路
CD4000 双3输入端或非门单非门
CD4001 四2输入端或非门
CD4002 双4输入端或非门
CD4006 18位串入/串出移位寄存器
CD4007 双互补对加反相器
CD4008 4位超前进位全加器
CD4009 六反相缓冲/变换器
CD4010 六同相缓冲/变换器
CD4011 四2输入端与非门
CD4012 双4输入端与非门
CD4013 双主-从D型触发器
CD4014 8位串入/并入-串出移位寄存器
CD4015 双4位串入/并出移位寄存器
CD4016 四传输门
CD4017 十进制计数/分配器
CD4018 可预制1/N计数器
CD4019 四与或选择器
CD4020 14级串行二进制计数/分频器
CD4021 08位串入/并入-串出移位寄存器
CD4022 八进制计数/分配器
CD4023 三3输入端与非门
CD4024 7级二进制串行计数/分频器
CD4025 三3输入端或非门
CD4026 十进制计数/7段译码器
CD4027 双J-K触发器
CD4028 BCD码十进制译码器
CD4029 可预置可逆计数器
CD4030 四异或门
CD4031 64位串入/串出移位存储器
CD4032 三串行加法器
CD4033 十进制计数/7段译码器
CD4034 8位通用总线寄存器
CD4035 4位并入/串入-并出/串出移位寄存CD4038 三串行加法器
CD4040 12级二进制串行计数/分频器
CD4041 四同相/反相缓冲器
CD4042 四锁存D型触发器
CD4043 三态R-S锁存触发器("1"触发) CD4044 四三态R-S锁存触发器("0"触发) CD4046 锁相环
CD4047 无稳态/单稳态多谐振荡器
CD4048 四输入端可扩展多功能门
CD4049 六反相缓冲/变换器
CD4050 六同相缓冲/变换器
CD4051 八选一模拟开关
CD4052 双4选1模拟开关
CD4053 三组二路模拟开关
CD4054 液晶显示驱动器
CD4055 BCD-7段译码/液晶驱动器
CD4056 液晶显示驱动器
CD4059 “N”分频计数器 NSC/TI
CD4060 14级二进制串行计数/分频器
CD4063 四位数字比较器
CD4066 四传输门
CD4067 16选1模拟开关
CD4068 八输入端与非门/与门
CD4069 六反相器
CD4070 四异或门
CD4071 四2输入端或门
CD4072 双4输入端或门
CD4073 三3输入端与门
CD4075 三3输入端或门
CD4076 四D寄存器
CD4077 四2输入端异或非门
CD4078 8输入端或非门/或门
CD4081 四2输入端与门
CD4082 双4输入端与门
CD4085 双2路2输入端与或非门
CD4086 四2输入端可扩展与或非门
CD4089 二进制比例乘法器
CD4093 四2输入端施密特触发器
CD4095 三输入端J-K触发器
CD4096 三输入端J-K触发器
CD4097 双路八选一模拟开关
CD4098 双单稳态触发器
CD4099 8位可寻址锁存器
CD40100 32位左/右移位寄存器
CD40101 9位奇偶较验器
CD40102 8位可预置同步BCD减法计数器
CD40103 8位可预置同步二进制减法计数器CD40104 4位双向移位寄存器
CD40105 先入先出FI-FD寄存器
CD40106 六施密特触发器
CD40107 双2输入端与非缓冲/驱动器
CD40108 4字×4位多通道寄存器
CD40109 四低-高电平位移器
CD40110 十进制加/减,计数,锁存,译码驱动CD40147 10-4线编码器
CD40160 可预置BCD加计数器
CD40161 可预置4位二进制加计数器
CD40162 BCD加法计数器
CD40163 4位二进制同步计数器
CD40174 六锁存D型触发器
CD40175 四D型触发器
CD40181 4位算术逻辑单元/函数发生器
CD40182 超前位发生器
CD40192 可预置BCD加/减计数器(双时钟) CD40193 可预置4位二进制加/减计数器
CD40194 4位并入/串入-并出/串出移位寄存CD40195 4位并入/串入-并出/串出移位寄存CD40208 4×4多端口寄存器
CD4501 4输入端双与门及2输入端或非门CD4502 可选通三态输出六反相/缓冲器
CD4503 六同相三态缓冲器
CD4504 六电压转换器
CD4506 双二组2输入可扩展或非门
CD4508 双4位锁存D型触发器
CD4510 可预置BCD码加/减计数器
CD4511 BCD锁存,7段译码,驱动器
CD4512 八路数据选择器
CD4513 BCD锁存,7段译码,驱动器(消隐) CD4514 4位锁存,4线-16线译码器
CD4515 4位锁存,4线-16线译码器
CD4516 可预置4位二进制加/减计数器CD4517 双64位静态移位寄存器
CD4518 双BCD同步加计数器
CD4519 四位与或选择器
CD4520 双4位二进制同步加计数器
CD4521 24级分频器
CD4522 可预置BCD同步1/N计数器
CD4526 可预置4位二进制同步1/N计数器CD4527 BCD比例乘法器
CD4528 双单稳态触发器
CD4529 双四路/单八路模拟开关
CD4530 双5输入端优势逻辑门
CD4531 12位奇偶校验器
CD4532 8位优先编码器
CD4536 可编程定时器
CD4538 精密双单稳
CD4539 双四路数据选择器
CD4541 可编程序振荡/计时器
CD4543 BCD七段锁存译码,驱动器
CD4544 BCD七段锁存译码,驱动器
CD4547 BCD七段译码/大电流驱动器
CD4549 函数近似寄存器
CD4551 四2通道模拟开关
CD4553 三位BCD计数器
CD4555 双二进制四选一译码器/分离器CD4556 双二进制四选一译码器/分离器CD4558 BCD八段译码器
CD4560 "N"BCD加法器
CD4561 "9"求补器
CD4573 四可编程运算放大器
CD4574 四可编程电压比较器
CD4575 双可编程运放/比较器
CD4583 双施密特触发器
CD4584 六施密特触发器
CD4585 4位数值比较器
CD4599 8位可寻址锁存器
CD22100 4×4×1交叉点开关
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
《数字集成电路基础》试题C （考试时间：120分钟） 班级：姓名：学号：成绩： 一、填空题（共30分） 1.三极管有NPN和PNP两种类型，当它工作在放大状态时，发射结＿＿＿＿，集电 结＿＿＿＿＿＿；NPN型三极管的基区是＿＿＿＿＿＿型半导体，集电区和发射区是＿＿＿＿＿＿型半导体。 2.把高电压作为逻辑1，低电平作为逻辑0的赋值方法称作＿＿＿＿＿＿＿逻辑赋 值。一种电路若在正逻辑赋值时为与非门，则在负逻辑赋值时为＿＿＿＿＿＿＿＿。 3.四位二进制编码器有＿＿＿＿个输入端；＿＿＿＿个输出端。 4.将十进制数287转换成二进制数是＿＿＿＿＿＿＿＿；十六进制数是＿＿＿＿＿ ＿＿。 5.根据触发器功能的不同，可将触发器分成四种，分别是＿＿＿＿触发器、＿＿＿ ＿触发器、＿＿＿＿触发器和＿＿＿＿触发器。 3＝＿＿＿＿＿＿。 A.发射结和集电结均处于反向偏置 B.发射结正向偏置，集电结反向偏置 C.发射结和集电结均处于正向偏置 2.在下列三个逻辑函数表达式中，＿＿＿＿是最小项表达式。 A．B C ) A BC ,B ,A = + Y+ ( A B B ) A B ,A ( C B = B. C Y+ A
C. C AB ABC B C A C B A )D ,C ,B ,A (Y +++??= 3．用8421码表示的十进制数45，可以写成＿＿＿＿＿＿＿＿＿＿ A ．45 B. [101101]BCD C. [01000101]BCD D. [101101]2 4．采用OC 门主要解决了＿＿＿＿＿ A ．TTL 与非门不能相与的问题 B. TTL 与非门不能线与的问题 C. TTL 与非门不能相或的问题 5．已知某触发的特性表如下（A 、B 为触发器的输入）其输出信号的逻辑表达式为＿＿＿ A ． Q n+1 ＝A B. n n 1n Q A Q A Q +=+ C. n n 1n Q B Q A Q +=+ 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． BC A C B A C B B A Y 1+?++= 2． Y 2＝Σm （0，1，8，9，10，11） 3． Y 3见如下卡诺图
《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛
实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚图
4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道
]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路
《大规模集成电路应用》论文姓名:谭宇 学号: 20104665 学院: 计算机与信息工程学院 专业班级: 自动化3班
大规模集成电路的体会 摘要：信息飞速发展时代，半导体、晶体管等已广泛应用，大规模集成电路也 成为必要性的技术，集成电路诞生以来，经历了小规模（SSI）、中规模（MSI）、大规模（LSI）的发展过程，目前已进入超大规模（VLSI）和甚大规模集成电路（ULSI）阶段，进入片上系统（SOC)的时代。 关键字：大规模集成；必要性；体会； 1 大规模集成的重要性 集成电路产业是衡量一个国家综合实力的重要重要指标。而这个庞大的产业主要由集成电路的设计、芯片、封装和测试构成。在这个集成电路生产的整个过程中，集成电路测试是惟一一个贯穿集成电路生产和应用全过程的产业。如：集成电路设计原型的验证测试、晶圆片测试、封装成品测试，只有通过了全部测试合格的集成电路才可能作为合格产品出厂，测试是保证产品质量的重要环节。 集成电路测试是伴随着集成电路的发展而发展的，它为集成电路的进步做出了巨大贡献。我国的集成电路自动测试系统起步较晚，虽有一定的发展，但与国外的同类产品相比技术水平上还有很大的差距，特别是在一些关键技术上难以实现突破。国内使用的高端大型自动测试系统，几乎是被国外产品垄断。市场上各种型号国产集成电路测试，中小规模占到80%。大规模集成电路测试系统由于稳定性、实用性、价格等因素导致没有实用化。大规模/超大规模集成电路测试系统主要依靠进口满足国内的科研、生产与应用测试，我国急需自主创新的大规模集成电路测试技术，因此，本文对集成电路测试技术进行了总结和分析。 2 集成电路测试的必要性 随着集成电路应用领域扩大，大量用于各种整机系统中。在系统中集成电路往往作为关键器件使用，其质量和性能的好坏直接影响到了系统稳定性和可靠性。 如何检测故障剔除次品是芯片生产厂商不得不面对的一个问题，良好的测试流程，可以使不良品在投放市场之前就已经被淘汰，这对于提高产品质量，建立生产销售的良性循环，树立企业的良好形象都是至关重要的。次品的损失成本可以在合格产品的售价里得到相应的补偿，所以应寻求的是质量和经济的相互制衡，以最小的成本满足用户的需要。 作为一种电子产品，所有的芯片不可避免的出现各类故障，可能包括：1.固定型故障；2.跳变故障；3.时延故障；4.开路短路故障；5桥接故障，等等。测试的作用是检验芯片是否存在问题，测试工程师进行失效分析，提出修改建议，从工程角度来讲，测试包括了验证测试和生产测试两个主要的阶段。 一款新的集成电路芯片被设计并生产出来，首先必须接受验证测试。在这一阶段，将会进行功能测试、以及全面的交流（AC）参数和直流(DC)参数的测试等，也可能会探测芯片的内部结构。通常会得出一个完整的验证测试信息，如芯片的工艺特征描述、电气特征（DC参数、AC参数、电容、漏电、温度等测试条件）、时序关系图等等。通过验证测试中的参数测试、功能性测试、结构性测试，可以诊断和修改系统设计、逻辑设计和物理设计中的设计错误，为最终规范(产品手册)测量出芯片的各种电气参数，并开发出测试流程。 当芯片的设计方案通过了验证测试，进入生产阶段之后，将利用前一阶段设
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程1) 数字集成电路设计流程介绍 唐长文 2002年7月8日
2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程2) 内容 一、设计流程介绍1、流程图及设计步骤2、EDA软件 二、硬件描述语言简介 1、传统自下向上的设计方法 2、基于硬件描述语言的自顶向下的设计方法 3、硬件描述语言--VHDL介绍 4、VHDL语言设计实例 三、数字系统的结构设计-行为级或RTL级设计1、系统规范2、系统框架 3、系统源代码设计 4、系统行为级仿真 四、数字系统的电路设计--门级电路设计1、FPGA逻辑综合2、ASIC逻辑综合3、综合后仿真 五、数字系统的版图设计1、FPGA器件实现 2、基于标准单元ASIC版图的自动化生成 3、版图后仿真 六、版图验证和管子级仿真1、DRC&LVS 2、Star_sim管子级仿真
一、设计流程介绍 C语言仿真Matlab仿真COSSAP仿真
2002 年版权，复旦大学专用集成电路与系统国家重点实验室(设计流程4) 数字集成电路设计主要分为四大步：1、行为级、RTL 级源代码设计2、电路设计－门级电路设计（1）FPGA 逻辑综合（2）ASIC 逻辑综合3、版图设计 （1）FPGA 版图布局布线设计（器件实现） （2）ASIC 版图布局布线设计（基于标准单元库）4、版图验证（DRC&LVS) ?设计的步骤
2002 年版权，复旦大学专用集成电路与系统国家重点实验室 (设计流程5) ?EDA 软件 (1)FPGA 设计需要的软件源代码设计和仿真9Active-HDL FPGA 逻辑综合 9Synopsys FPGA Express 、Synplicity Synplify 、 Examplar LeonardoSpectrum 、XST(Xilinx Synthesis Tech)FPGA 器件实现 9Xilinx Foundation ISE 、Altera MaxplusII
《集成电路应用》课程辅导提纲 军区空军自考办
第一章数字集成电路 一、内容提要 1、数字集成电路的类型及特点 数字集成电路分为TTL型、CMOS型和ECL型等三大类。CMOS 又分为4000B系列、40H-系列和74HC系列；TCL类型分为74S系列以及74ALS系列、74AS系列；ECL类分为ECL10K系列和ECL100K 系列。 各类数字集成电路可以如下几个方面进行性能比较，一在工作电源电压上，TTL标准工作电压是+5V；其它逻辑器件的工作电源电压大都有较宽的工作范围，CMOS中的4000B系列可以工作在3～18V，PMOS可工作在9～24V，在使用中注意各类器件其工作电压范围不同。二是在工作频率上，PMOS工作频率最低，CMOS工作频率次之，TTL工作频率适中，而ECL工作频率最高。三是在工作温度范围上，TTL、ECL工作温度范围较小，而CMOS工作温度范围较大。 2、数字IC使用注意事项及逻辑电路图用法 （1）数字IC使用注意事项 使用TTL、CMOS、HCOMS、ECL等高速IC时，要注意其高速的特性容易产生对别的电路或相互之间的干扰脉冲。以MOS-FET为输入级的电路器件，输入阻抗极高，如果不连接任何低阻抗通路到其他低阻部分，就很容易受静电感应累积静电荷，从而形成高电压。应采取保
护性措施。 （2）逻辑电路图画法 任何复杂的逻辑电路，都可以用NAND或NOR来组成，在数字电路中，又把这两种门电路看成是最基本的逻辑电路，在表示电路图时，可采用连线图和电路图两种方法。 3、集成逻辑门 在各种数字IC系列产品中，与门、或门、非门、与非门、或非门为最基本的逻辑门，此外还有与或非门，集电极开路输出门，可扩门展门以及扩展器、缓冲器和异或门等。 （1）集成逻辑门的主要品种 主要有与非门、反相器、或非门、与门、或门、与或非门、可扩展门、扩展器、缓冲器、总线驱动器等系列品种。 （2）逻辑门电路的应用 门电路可用于控制作为取样控制、选通控制和禁止控制电路也可用于构成晶体振荡电路、RC多谐振荡器、单稳态触发器、脉冲变换电路等。 4、D型触发器 （1）D型触发器的基本工作原理。 （2）集成D型触发器的品种。 （3）D型触发器的典型应用。
《数字集成电路基础》试题D （考试时间：120分钟） 班级： 姓名： 学号： 成绩： 一、填空题（共30分） 1. 当PN 结外加正向电压时，PN 结中的多子＿＿＿＿＿＿形成较大的正向电流。 2. NPN 型晶体三极管工作在饱和状态时，其发射结和集电结的外加电压分别处于＿ ＿＿＿＿＿偏置和＿＿＿＿＿＿＿偏置。 3. 逻辑变量的异或表达式为：_____________________B A =⊕。 4. 二进制数A=1011010；B=10111，则A -B=＿＿＿＿＿＿＿。 5. 组合电路没有＿＿＿＿＿＿功能，因此，它是由＿＿＿＿＿＿组成。 6. 同步RS 触发器的特性方程为：Q n+1 =＿＿＿＿＿＿,其约束方程为：＿＿＿＿＿＿。 7. 将BCD 码翻译成十个对应输出信号的电路称为＿＿＿＿＿＿＿＿，它有＿＿＿个 输入端，＿＿＿＿输出端。 8. 下图所示电路中，Y 1 Y 3 ＝＿＿＿＿＿＿。 二、选择题(共 20分) 1. 四个触发器组成的环行计数器最多有＿＿＿＿个有效状态。 A.4 B. 6 C. 8 D. 16 2. 逻辑函数D C B A F +=，其对偶函数F * 为＿＿＿＿＿＿＿＿。 A ．( )()D C B A ++ B. ()()D C B A ++ C. ()()D C B A ++ 3. 用8421码表示的十进制数65，可以写成＿＿＿＿＿＿。 A ．65 B. [1000001]BCD C. [01100101]BCD D. [1000001]2 1 A B 3
4. 用卡诺图化简逻辑函数时，若每个方格群尽可能选大，则在化简后的最简表达式 中 。 A ．与项的个数少 B . 每个与项中含有的变量个数少 C . 化简结果具有唯一性 5. 已知某电路的真值表如下，该电路的逻辑表达式为 。 A ．C Y = B. A B C Y = C ．C AB Y += D ．C C B Y += 三、化简下列逻辑函数，写出最简与或表达式：（共20分） 1． 证明等式:AB B A B A B A +?=+ 2． Y 2＝Σm （0，1，2，3，4，5，8，10，11，12） 3． Y 3＝ABC C AB C B A C B A +++? 四、分析设计题 (共 30分)
课程标准 课程名称：集成电路应用 课程代码：05088 适用专业：应用电子技术 学时：72 学分： 制订人： 审核：
兰州资源环境职业技术学院集成电路应用课程标准 课程代码:05088 课程名称：集成电路应用 英文名称：Application of integrated circuits 课程性质:职业技术学习领域 总学时：72 理论学时：36 实验（训）学时：36 适用专业：应用电子技术 第一部分课程定位与设计 一、课程性质 模拟集成电路是电子技术的一个重要组成部分，它在通讯、自动控制、计算机及人们的文化生活中经常遇到的电视、录音、录像等诸多方面获得了十分广泛的应用，通过对本门课程的学习，是学生能够了解现代电子发展高度集成化的基本理论。 本课程是应用电子技术专业的专业必修课，同时也是实用性较强的一门综合性课程，教学中要求理论与实践要相结合。 二、课程作用 通过本课程的学习，学生能够学习到众多的集成电路，并学会应用各种集成电路。 三、前导后续课程 本课程是应用电子技术专业的必修课，其前导课程是《电路分析》、《模拟电子技术》、《数字电子技术》等，学生只有在掌握了以上课程的基础上，才能进一步学习本课程。 四、设计理念和思路 在应用电子技术专业开设"集成电路应用"课,是培养相关电子技术人才,适应飞速发展的国内电子产业的有效途径之一。本课程从教学实践出发,重点分析和讨论了"多种集成电路"在实际中的应用。
第二部分课程目标 一、总体目标 通过本课程的学习，是学生掌握集成电路在实际中的广泛应用，从而能够适应现在飞速发展的电子产业，在将来的工作中能够学习和掌握电子领域中的最先进技术。 二、具体目标 1.能力目标： （1）能够很清楚的理解什么是集成电路。 （2）能够清楚的认识到现今电子设备中多种集成电路的形式。 （3）熟悉集成电路在电子领域的应用。 2.知识目标： （1）认识多种集成电路。 （2）理解各种集成电路的功能。 （3）能够将集成电路应用到实际中。 3.素质目标： 具备分析集成电路和实际电路的能力。
数字IC设计流程及工具介绍 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。 6、静态时序分析——STA Static Timing Analysis（STA），静态时序分析，这也属于验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具有Synopsys的Prime Time。 7、形式验证
CMOS集成电路应用常识 电路的极限范围。 表1列出了CMOS集成电路的一般参数，表2列出了CMOS集成电路的极限参数。CMOS 集成电路在使用过程中是不允许在超过极限的条件下工作的。当电路在超过最大额定值条件下工作时，很容易造成电路损坏，或者使电路不能正常工作。 表1 CMOS集成电路（CC4000系列）的一般参数表 表2 CMOS集成电路（CC4000系列）的极限参数表
应当指出的是：CMOS集成电路虽然允许处于极限条件下工作，但此时对电源设备应采取稳压措施。这是因为当供电电源开启或关闭时，电源上脉冲波的幅度很可能超过极限值，会将电路中各MOS晶体管电极之间击穿。上述现象有时并不呈现电路失效或损坏现象，但有可能缩短电路的使用寿命，或者在芯片内部留下隐患，使电路的性能指标逐渐变劣。 工作电压、极性及其正确选择。 在使用CMOS集成电路时，工作电压的极性必须正确无误，如果颠倒错位，在电路的正负电源引出端或其他有关功能端上，只要出现大于0.5V的反极性电压，就会造成电路的永久失效。 虽然CMOS集成电路的工作电压范围很宽，如CC4000系列电路在3~18V的电源电压范围内都能正常工作，当使用时应充分考虑以下几点： 1. 输出电压幅度的考虑。 电路工作时，所选取的电源工作电压高低与电路输出电压幅度大小密切相关。由于CMOS集成电路输出电压幅度接近于电路的工作电压值，因此供给电路的正负工作电压范围可略大于电路要求输出的电压幅度。 2. 电路工作速度的考虑。 CMOS集成电路的工作电压选择，直接影响电路的工作速度。对CMOS集成电路提出的工作速度或工作频率指标要求往往是选择电路工作电压的因素。如果降低CMOS集成电路的工作电压，必将降低电路的速度或频率指标。 3. 输入信号大小的考虑。 工作电压将限制CMOS集成电路的输入信号的摆幅，对于CMOS集成电路来说，除非对流经电路输入端保护二极管的电流施加限流控制，输入电路的信号摆幅一般不能超过供给电压范围，
数字集成电路应用举例
第15章数字集成电路应用举例教学重点： 1．掌握比较器的工作原理。 2．了解数据选择器工作原理。 3．掌握555时基电路的功能，了解555时基电路的应用。 4．了解各种集成电路的接口电路。 教学难点： 1．555时基集成电路的应用。 2．集成电路的接口电路。 学时分配： 序号内容学时 1 15.1 比较器与选择器 2 2 15.2 时基集成电路的应用 2 3 15.3 集成电路的接口电路 1.5 4 本章小结与习题0.5 5 本章总学时 6 15.1 比较器与选择器 15.1.1 数码比较器 数码比较器是能够比较两 136 图15.1.1 同比较器
137 个数码的逻辑电路。同比较器：只能比较两个数码是否相同的比较器； 大小比较器：可以比较两个数码的大小的比较器。 一、同比较器 1．电路构成：由四个异或门和一个或非门组成。 2．逻辑函数式： 0112233B A B A B A B A Y ⊕+⊕+⊕+⊕= 3．工作原理： Y = 1时，两个数相等；Y = 0时，两数不等。 二、大小比较器 1．电路构成：(一位二进制数的比较)两个非门和两个与门构成。 2．逻辑功能：当012 1 ====>i i i i i i A B Y B A Y B A ，，； 当102 1 ====
表15.1.1 一位大小比较器真值表 4．多位数码的比较 可采用逐位比较法，首先从最高位开始，依次比出结果。 15.1.2 多路选择器 多路选择器是从多个输入信号中，选择一个并且单个输出的电路。 图15.1.3是4选1选择器。 A1、A2、A3、A4及B1、B2、B3、B4为输入的多个信号，S为旋转开关，P为控制信号――输入选通脉冲。 功能：与一个单刀多掷开关相似。 适用场合：广泛运用于多输入、单输出的数据传输网络。也叫数据选择器。 图15.1.4为集成多路数据选择器。集成多路数据选择器的功能参见表15.1.2。 138
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
IC设计完整流程及工具 IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。 前端设计的主要流程： 1、规格制定 芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。 2、详细设计 Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。 3、HDL编码 使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。 4、仿真验证 仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor 公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL 级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。 5、逻辑综合――Design Compiler 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standardcell）的面积，时序参数是不一样的。所
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
《ic设计流程与使用工具介绍》 我认为IC设计流程按照功能和应用场合不同大致可以划分为三个部分进行介绍，分别是数字IC、模拟IC和FPGA。这三者之间既有相同点又有相异点。在进行设计时，所使用的软件工具也有相同和不同的。 1、数字Asic设计流程前端到后端使用工具 通用型数字Asic（从上到下） 在验证算法时一般使用C语言或者verilog来对系统算法进行建模，使用行为级描述来对算法功能的正确与否进行仿真。一般比较常用的方法是使用C语言在Matlab软件环境下进行算法验证。 算法验证完成之后，需要进行的工作就是将算法转化为对应的行为级或者寄存器传输级描述，并且对其进行功能仿真验证。在该阶段可以使用的工具有很多，常用的有Active—HDL、Mentor的Modelsim 系列软件和QuestaSim系列（前者使用三个核进行仿真，后者使用一个核，因此后者可以对不同语言环境下的描述进行混合仿真）。 完成功能仿真之后需要进行的工作就是根据foundry提供的标准数字单元工艺库，对前面得到的表述一定功能的代码进行综合，得到代码对应的由标准单元库中的门电路组成的实际电路映射。在综合的过程中，要根据设计规范来制定各种约束以使综合得到的电路映射能够满足设计的要求，同时也要注意综合报告中所给出的违反约束的各个信息，并且利用这些信息来修改代码或者算法。在综合的过程中使用的工具最主要是Synopsys的DC和PC。 做完综合之后，利用综合得到的实际电路映射、时序约束与foundry提供的与版图有关的工艺库就可以进行自动布局布线的操做了。此时常用的软件有Synopsys的ASTRO和Cadence的Se工具。 自动布局布线完成后就可以根据产生的版图文件信息提取寄生参数来进行包含寄生参数与互联延迟的后仿真了。一般常用的寄生参数提取工具有A V ANTI的STAR-RC和Cadence的DRECULA或Diva，两者都需要将自动布局布线得到的版图和工艺库文件导入软件中进行寄生参数提取。Cadence的软件还可以通过导入版图，来对自动布局布线得到的版图中不满意的地方进行修补。 寄生参数提取结束后将得到的寄生参数信息与自动布局布线得到的网表导入PT进行包含寄生参数的时序参数提取，然后利用所提取的时序参数在底层网表中反标进行后仿真，观察后仿真的时序是否满足设计规范的要求。如果满足则设计基本完成，不满足还需要进行迭代修改。产生反标需要的时序文件的软件是PT，而将时序反标文件反标回综合后的网表并且进行后仿真的软件比较多，比如Modelsim 和Nclaunch（NC主要针对大型系统，而Modelsim则主要是针对小的设计，因为前者的工作平台是工作站后者是PC）。 全定制数字Asic或者混合信号ASIC（从下到上与从上到下结合） 当需要制作全定制的数字芯片时，传统的从上到下的设计流程就不完全奏效了。其中最大的不同就是全定制芯片为了实现更小的体积与功耗，更高的集成度将可能不采用厂家提供的标准数字单元库而是通过与foundry沟通自己设计满足自己需要的工艺库。比如Xilinx的FPGA芯片的设计采用的就是全定制的设计方法。 对于全定制设计而言，也需要采用算法验证、功能描述与仿真验证、综合、寄生参数提取与后仿真的过程，但是相对通用型Asic的设计而言，在做后仿真时全定制可以使用模拟仿真的方法进行后仿真而不需要进行时序反标的过程，因为在设计全定制Asic时使用的不是foundry提供的标准数字工艺库而是根据设计需要自己设计的数字工艺库。因此对于全定制的Asic设计而言，它的后仿真需要采用foundry提供的标准模拟库，由于不使用时序的反标而采用模拟仿真的方法后仿真得到最终版图对应信息，因此耗时可能比设计通用型的Asic更长。 全定制设计流程的使用软件有，算法验证与功能仿真的软件同通用型使用的基本相同。但是在综合这
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University 集成电路设计流程 . 集成电路设计方法 . 数字集成电路设计流程 . 模拟集成电路设计流程 . 混合信号集成电路设计流程 . SoC芯片设计流程 State Key Lab of ASIC & Systems, Fudan University 正向设计与反向设计 State Key Lab of ASIC & Systems, Fudan University 自顶向下和自底向上设计 State Key Lab of ASIC & Systems, Fudan University Top-Down设计 –Top-Down流程在EDA工具支持下逐步成为 IC主要的设计方法 –从确定电路系统的性能指标开始，自系 统级、寄存器传输级、逻辑级直到物理 级逐级细化并逐级验证其功能和性能 State Key Lab of ASIC & Systems, Fudan University Top-Down设计关键技术 . 需要开发系统级模型及建立模型库，这些行 为模型与实现工艺无关，仅用于系统级和RTL 级模拟。 . 系统级功能验证技术。验证系统功能时不必 考虑电路的实现结构和实现方法，这是对付 设计复杂性日益增加的重要技术，目前系统 级DSP模拟商品化软件有Comdisco，Cossap等， 它们的通讯库、滤波器库等都是系统级模型 库成功的例子。 . 逻辑综合--是行为设计自动转换到逻辑结构 设计的重要步骤 State Key Lab of ASIC & Systems, Fudan University
《数字集成电路基础》试题E （考试时间：120分钟） 班级：姓名：学号：成绩： 一、填空题（共30分） 1.PN结具有单向导电性。正向偏置时，多子以 __________________运动为主， 形成正向电流；反向偏置时，少子____________________运动，形成反向饱电流。 2.双极型晶体三极管输出特性曲线的三个工作区是放大区、＿＿＿＿＿、＿＿＿ ＿＿。 3.已知三态与非门输出表达式C AB F? =，则该三态门当控制信号C为＿＿＿电平时，输出为高阻态。 4.十进制数211转换成二进制数是＿＿＿＿＿＿；十六进制数是＿＿＿＿＿＿＿。 5.将若干片中规模集成电路计数器串联后，总的计数容量为每片计数容量的＿＿ ＿＿。 6.若用触发器组成某十一进制加法计数器，需要＿＿＿＿个触发器，有＿＿个无 效状态。 7.同步RS触发器的特性方程为Q n+1=____________；约束方程为＿＿＿＿＿＿＿ ＿＿。8.下图所示电路中，Y1＝＿＿＿＿＿＿＿＿＿＿；Y2＝＿＿＿＿＿＿＿＿＿＿＿ ＿；Y3＝＿＿＿＿＿＿＿＿＿＿＿＿。 二、选择题(共 18分) 1. 下列函数中，是最小项表达式形式的是＿＿＿＿＿＿＿＿＿。 A. Y=A+BC B. Y=ABC+ACD C. C B A C B A Y+ ? = D. BC A C B A Y+ ? = 2.要实现n 1 n Q Q= +,JK触发器的J、K取值应为＿＿＿＿＿。 A． J=0，K=0 B. J=0，K=1 C. J=1，K=0 D. J=1，K=1 3．数值[375]10与下列哪个数相等＿＿＿。 A． [111011101]2 B. [567]8 C. [11101110]BCD D. [1F5]16 4．属于组合逻辑电路的是＿＿＿＿＿＿＿＿＿＿＿ A．触发器 B. 全加器 C. 移位寄存器 D. 计数器 B 2 B V CC Y1