数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告

学院：应用科学学院

专业班级：电科12 - 1班

学号：32

姓名：周龙

指导教师：刘倩

2015年5月20日

实验一、反相器版图设计

1.实验目的

1）、熟悉mos晶体管版图结构及绘制步骤；

2）、熟悉反相器版图结构及版图仿真；

2. 实验内容

1）绘制PMOS布局图；

2）绘制NMOS布局图；

3）绘制反相器布局图并仿真；

3. 实验步骤

1、绘制PMOS布局图：

(1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层；

(4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层；

(7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察；

2、绘制NMOS布局图：

(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；

3、绘制反相器布局图：

(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟；

4. 实验结果

nmos版图

pmos版图

反相器的版图

反相器的spice文件

反相器的仿真曲线

5.实验结论

通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。所以通过版图仿真曲线的分析，我们所绘制的版图具有反相器的功能。

实验二、反相器的电路设计

1. 实验目的：

1、熟悉静态互补反相器电路；

2、掌握反相器静态及瞬态测试方法；

3、了解晶体管尺寸大小对反相器性能的影响。

2. 实验内容：

1、绘制反相器电路图；

2、反相器瞬时分析；

3、反相器直流分析；

4、观察晶体管宽长比对VTC曲线的影响；

5、观察电源电压比对VTC曲线的影响。

3. 实验步骤：

1、绘制反相器电路图：

(1) 编辑模块；(2) 从组件库引用模块；(3) 编辑反相器；(4) 加入联机；

(5) 加入输入端口与输出端口；(6) 建立反相器符号；(7)加入输入端口与

输出端口；(8) 更改模块名称；(9) 输出成SPICE文件；

2、反相器瞬时分析：

(l) 复制inv模块；（2）打开inv模块；(3) 加入工作电源； (4) 加入输入信号；(5) 更改模块名称；（6）输出成SPICE文件（7）加载包含文件；

(8)分析设定（9）输出设定；(10)进行模拟；(11)观看结果；(12)分析结果；

(13)时间分析；(14) 进行模拟；(15) 观看时间分析结果；

（16）测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算反相器的门延迟tp。

（17）选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object 命令，按（18）中的要求修改Properties中晶体管的宽度W，保存后重新进行反相器的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算反相器的门延迟tp。观察晶体管大小改变后对延迟的影响。另：晶体管的宽度W也可以在文件中直接改变M1或者M2描述语句中W后的数值。

（18）晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。修改时要求（I）修改pmos晶体管M2的宽度，nmos

晶体管M1大小保持不变，使得M1 M2。

3、反相器直流分析：

(1) 复制inv模块；(2) 打开inv模块；(3)加入工作电源； (4)加入输入信

号（5）更改模块名称；（6）编辑Source v dc对象；(7) 输出成SPICE 文件；(8) 加载包含文件；(9)分析设定；(10)输出设定；(11)进行模拟；

（12）观看结果；

4、观察晶体管宽长比对VTC曲线的影响：

选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object命令，按要求修改Properties中晶体管的宽度W，保存后重新进行反相器的扫描分析，观察晶体管大小改变后对VTC曲线的影响。另：晶体管的宽度W也可以在文件中直接改变M1或者M2描述语句中W后的数值。

晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1 M2。

5、观察电源电压比对VTC曲线的影响：

修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。

4. 实验结果

反相器的电路图

加入输入电压信号及反相器的spicce文件

反相器的仿真曲线

分析：通过上图的仿真曲线，我们可以看到，当输入为高电平时，其输出为低电平，当输入为低电平的时候，其输出为高电平，显然满足我们所要求的反相器功能。

反相器的瞬时分析

spice文件中加入时间分析语句以及其仿真曲线

out文件分析

分析：下降时间fall time为; 上升时间rise time 为;

TPHL= ; TPLH=;

TP =(TPHL+TPLH)=

修改pmos晶体管M2(w=45u)，nmos晶体管M1大小保持不变，使得M1

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

修改nmos晶体管M1（W=45u），pmos晶体管M2大小保持不变，使得M1> M2。 1）pice文件和out 文件分析

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。

反相器的直流分析

反相器的电路图和spice文件

仿真曲线：

修改nmos晶体管M1（W=100u），pmos晶体管M2大小保持不变，使得M1> M2

修改pmos晶体管M2(w=100u)，nmos晶体管M1大小保持不变，使得M1

分析：通过对比上面三个VTC曲线，我们发现通过改变mos晶体管的宽度，可以改变VTC曲线的形状，我们发现增大Nmos的宽度，VTC曲线的线性区域左移，增大pmos的宽度，VTC曲线的线性区域右移。所以可以通过设计mos晶体管的尺寸可以得到我们所要的VTC曲线，进而设计我们的电路。

观察电源电压比对VTC曲线的影响：

1）修改电源电压vvdd=1v时：

2）修改电源电压vvdd=10v

分析：通过对比电源电压的改变对VTC曲线的影响，我们发现，当电源电压vvdd 较小时，其线性区域左移，相反，当电源电压vvdd较大时，其线性区域右移。所以，我们可以通过改变和设计电源电压同样可以得到我们所需要的VTC曲线，进而设计我们所需要的电路。

5. 实验结论

通过本次实验，我们可以分别对反相器做瞬时分析和直流分析，并绘制电路的VTC曲线，通过改变某一mos 晶体管的宽度，我们发现其线性区域会发生变化，而且改变电源电压的大小，同样可以影响VTC曲线的形状。

实验三、静态组合电路设计

1. 实验目的：

1、熟悉静态互补组合电路设计方法；

2、掌握静态组合电路测试方法；

3、了解不同实现方式对静态组合电路性能的影响。

2. 实验内容：

F ；

1、自行选择一个静态逻辑表达式，例如AB

2、绘制静态互补方式逻辑电路图；

3、采用有比逻辑实现逻辑电路；

4、对静态逻辑电路分别进行瞬时分析；

5、观察不同实现方式对电路性能的影响；

6、观察电源电压对电路性能的影响。

3. 实验步骤

1、绘制与非门电路图

2、与非门瞬时分析

（1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算与非门的门延迟tp。

（2）在文件中直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算与非门的门延迟tp。观察晶体管大小改变后对延迟的影响。

3、采用有比逻辑实现相同功能电路，并对其进行瞬态分析。

4、分析不同实现方式对电路性能的影响。

5、修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。4.实验结果

与非门电路图

Spice文件：

与非门的仿真曲线：

功能分析：通过仿真曲线的分析，当输入A、B同时为高电平时，输出F为低电平；当输入A为低电平时，B为高电平时，输出F为高电平；当输入A为高电平时，输入B为低电平时，其输出F为高电平。所以通过上面的功能分析，我们可以发现我们所设计的电路实现了与非门的功能。

与非门的瞬时分析

1）在spice 文件中加入时间分析语句及out文件的分析

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

修改nmos的宽度W=45u的out结果文件分析

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

修改pmos的宽度W=45u的结果文件分析

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。

有比逻辑功能电路的实现及瞬时分析

有比逻辑电路图

有比逻辑的仿真曲线

Out结果文件

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

采用不同实现方式对电路性能的影响：

采用静态互补电路的实现方式，其对电路的性能具有以下特性： 1）电压

摆幅等于电源电压；2）逻辑电平与器件的相对尺寸无关；3）输入阻抗高，输出阻抗低，且没有静态功耗；4）传输延迟是负载电容和晶体管寄生电阻的函数。

采用有比逻辑实现方式，它是以功耗为代价，提高了速度，相比静态互补实现方式，其具有不对称响应和静态功耗。

修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响

修改电源电压vvdd=1v

修改电源电压vvdd =10

分析：通过对比上图，我们发现，虽然改变了电源电压的vvdd的电压，但是仍具有与非门的逻辑功能，但是我们发现曲线的顶端会失真。而且其延迟也有所增加。

5. 实验结论

通过本次实验，我们绘制与非门的逻辑门电路，同时对其进行瞬时分析和时间分析。我们改变某一mos晶体管的宽度，来对比其上升时间，下降时间，以及门延迟的时间改变，我们发现增大mos管的宽度，会减小其门延迟的时间。而且我们改变电源电压的大小，来观察对VTC曲线的影响。

实验四、动态组合电路

1. 实验目的：

1、熟悉动态互补组合电路设计方法；

2、掌握动态组合电路测试方法；

3、了解不同实现方式对动态组合电路性能的影响。

2. 实验内容：

5、自行选择一个动态逻辑表达式，例如AB

F ；

6、绘制动态方式逻辑电路图，并进行瞬时分析；

7、将动态电路直接级联，进行瞬时分析；

8、在两级动态动态逻辑之间插入反相器，进行瞬时分析；

9、观察静动态不同实现方式对电路性能的影响；

3. 实验步骤：

1绘制与非门电路图

2.与非门瞬时分析：

1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算与非门的门延迟tp。

2）在文件中直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算与非门的门延迟tp。观察晶体管大小改变后对延迟的影响。

3、分析F为高电平时，有的时间并没有达到5v电压的原因，应如何对电路

进行改进。

4、将动态电路直接级联，并对其进行瞬态分析，分析仿真结果。在两级动

态电路之间加入反相器，进行瞬态分析，分析仿真结果。

5、分析静态以及动态不同实现方式对电路性能的影响。

4. 实验结果

绘制与非门的电路图

spice文件

仿真曲线：

Out文件结果分析：

对输入A：

分析：下降时间fall time为; 上升时间rise time 为; TPHL=; TPLH=;

TP =(TPHL+TPLH)=

对输入B:

分析：下降时间fall time为; 上升时间rise time 为; TPHL=; TPLH=;

TP =(TPHL+TPLH)=

改变晶体管的W度，将其由22u改为60u，得到结果：

对输入A：

分析：下降时间fall time为; 上升时间rise time 为; TPHL=; TPLH=;

TP =(TPHL+TPLH)=

对输入B：

分析：下降时间fall time为; 上升时间rise time 为;

TPHL=; TPLH=;

TP =(TPHL+TPLH)=

总结：通过对比分析前面二者的数据，我们发现同时对于A输入，增大mos晶体管的宽度，其延迟时间增大，对于输入B，我们发现其延迟为负值，所以这一组数据我们作为错误数据。当然对于第一种的数据结果，我们还是表示怀疑。总之在整个电路的瞬时分析及时间分析，我们对于基本的知识还是有所掌握和来了解，达到了实验目的和实验要求。

分析F为高电平时，有的时间并没有达到5v电压的原因，应如何对电路进行改进。

这主要由于动态组合电路存在静态功耗：对于常规CMOS电路，在稳态时不存在直流导通电流，理想情况下静态功耗为零，但是由于亚阈值漏电流的存在，使得电路的静态功耗并不为零。

改进方法：在电路中加入一个维持管。

直接级联：

电路图：

Spice文件和仿真曲线：

Out文件结果分析：

数字集成电路设计_笔记归纳..

第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。

集成电路设计实验报告

集成电路设计 实验报告 时间：2011年12月

实验一原理图设计 一、实验目的 1.学会使用Unix操作系统 2.学会使用CADENCE的SCHEMA TIC COMPOSOR软件 二：实验内容 使用schematic软件，设计出D触发器，设置好参数。 二、实验步骤 1、在桌面上点击Xstart图标 2、在User name：一栏中填入用户名，在Host：中填入IP地址，在Password：一栏中填入 用户密码，在protocol：中选择telnet类型 3、点击菜单上的Run！，即可进入该用户unix界面 4、系统中用户名为“test9”，密码为test123456 5、在命令行中（提示符后，如：test22>）键入以下命令 icfb&↙(回车键)，其中& 表示后台工作，调出Cadence软件。 出现的主窗口所示： 6、建立库(library)：窗口分Library和Technology File两部分。Library部分有Name和Directory 两项，分别输入要建立的Library的名称和路径。如果只建立进行SPICE模拟的线路图，Technology部分选择Don’t need a techfile选项。如果在库中要创立掩模版或其它的物理数据（即要建立除了schematic外的一些view），则须选择Compile a new techfile(建立新的techfile)或Attach to an existing techfile(使用原有的techfile)。 7、建立单元文件(cell)：在Library Name中选择存放新文件的库，在Cell Name中输 入名称，然后在Tool选项中选择Composer-Schematic工具(进行SPICE模拟)，在View Name中就会自动填上相应的View Name—schematic。当然在Tool工具中还有很多别的

福州大学集成电路应用实验一

《集成电路应用》课程实验实验一 4053门电路综合实验 学院：物理与信息工程学院 专业: 电子信息工程 年级： 2015级 姓名：张桢 学号： 指导老师：许志猛

实验一 4053门电路综合实验 一、实验目的： 1.掌握当前广泛使用的74/HC/HCT系列CMOS集成电路、包括门电路、反相 器、施密特触发器与非门等电路在振荡、整形、逻辑等方向的应用。 2.掌握4053的逻辑功能，并学会如何用4053设计门电路。 3.掌握多谐振荡器的设计原理，设计和实现一个多谐振荡器，学会选取和 计算元件参数。 二、元件和仪器： 1.CD4053三2通道数字控制模拟开关 2.万用表 3.示波器 4.电阻、电容 三、实验原理： 1.CD4053三2通道数字控制模拟开关 CD4053是三2通道数字控制模拟开关，有三个独立的数字控制输入端A、B、C和INH输入，具有低导通阻抗和低的截止漏电流。幅值为4.5～20V的数字信号可控制峰-峰值至20V的数字信号。CD4053的管脚图和功能表如下所示 4053引脚图

4053的8种逻辑功能 CD4053真值表 根据CD4053的逻辑功能，可以由CD4053由4053电路构成如下图所示8种逻辑门（反相器与非门或非门、反相器、三态门、RS 触发器、——RS 触发器、异或门等）。 输入状态 接通通道

]) 2)(()(ln[ T DD T DD T DD T V V V V V V V RC T -+--=2.多谐振荡器的设计 非门作为一个开关倒相器件，可用以构成各种脉冲波形的产生电路。电路的基本工作原理是利用电容器的充放电，当输入电压达到与非门的阈值电压VT 时，门的输出状态即发生变化。因此，电路输出的脉冲波形参数直接取决于电路中阻容元件的数值。 可以利用反相器设计出如下图所示的多谐振荡器 这样的多谐振荡器输出的信号周期计算公式为： 当R S ≈2R 时，若：VT=0.5VDD ，对于HC 和HCU 型器件，有 T ≈2.2RC 对于HCT 型器件，有 T ≈2.4RC 四、实验内容： 1. 验证CD4053的逻辑功能，用4053设计门电路，并验证其逻辑功能： （1）根据实验原理设计如下的反相器电路图： CD4053构成反相器电路

数字钟设计报告——数字电路实验报告

数字钟设计实验报告 专业:通信工程 姓名:王婧 班级:111041B 学号:111041226

数字钟的设计 目录 一、前言 (3) 二、设计目的 (3) 三、设计任务 (3) 四、设计方案 (3) 五、数字钟电路设计原理 (4) （一）设计步骤 (4) （二）数字钟的构成 (4) （三）数字钟的工作原理 (5) 六、总结 (9) １

一、前言 此次实验是第一次做EDA实验，在学习使用软硬件的过程中，自然遇到很多不懂的问题，在老师的指导和同学们的相互帮助下，我终于解决了实验过程遇到的很多难题，成功的完成了实验，实验结果和预期的结果也是一致的，在这次实验中，我学会了如何使用Quartus II软件，如何分层设计点路，如何对实验程序进行编译和仿真和对程序进行硬件测试。明白了一定要学会看开发板资料以清楚如何给程序的输入输出信号配置管脚。这次实验为我今后对 EDA的进一步学习奠定了更好的理论基础和应用基础。 通过本次实验对数电知识有了更深入的了解，将其运用到了实际中来，明白了学习电子技术基础的意义，也达到了其培养的目的。也明白了一个道理：成功就是在不断摸索中前进实现的，遇到问题我们不能灰心、烦躁，甚至放弃，而要静下心来仔细思考，分部检查，找出最终的原因进行改正，这样才会有进步，才会一步步向自己的目标靠近，才会取得自己所要追求的成功。 ２

二、设计目的 1.掌握数字钟的设计方法。 2熟悉集成电路的使用方法。 3通过实训学会数字系统的设计方法； 4通过实训学习元器件的选择及集成电路手册查询方法； 5通过实训掌握电子电路调试及故障排除方法； 6熟悉数字实验箱的使用方法。 三、设计任务 设计一个可以显示星期、时、分、秒的数字钟。 要求： 1、24小时为一个计数周期； 2、具有整点报时功能； 3、定时闹铃（未完成） 四、设计方案 一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。干电路系统由秒信号发生 ３

《集成电路设计》课程设计实验报告

《集成电路设计》课程设计实验报告 （前端设计部分） 课程设计题目：数字频率计 所在专业班级：电子科 作者姓名： 作者学号： 指导老师：

目录 （一）概述 2 2 一、设计要求2 二、设计原理 3 三、参量说明3 四、设计思路3 五、主要模块的功能如下4 六、4 七、程序运行及仿真结果4 八、有关用GW48－PK2中的数码管显示数据的几点说明5（三）方案分析 7 10 11

（一）概述 在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得十分重要。测量频率的方法有多种，数字频率计是其中一种。数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器，是一种用十进制数字显示被测信号频率的数字测量仪器。数字频率计基本功能是测量诸如方波等其它各种单位时间内变化的物理量。在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。 频率计的基本原理是应用一个频率稳定度高的时基脉冲，对比测量其它信号的频率。时基脉冲的周期越长，得到的频率值就越准确。通常情况下是计算每秒内待测信号的脉冲个数，此时我们称闸门时间是1秒。闸门时间也可以大于或小于1秒，闸门的时间越长，得到的频率值就越准确，但闸门的时间越长则每测一次频率的间隔就越长，闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。 本文内容粗略讲述了我们小组的整个设计过程及我在这个过程中的收获。讲述了数字频率计的工作原理以及各个组成部分，记述了在整个设计过程中对各个部分的设计思路、程序编写、以及对它们的调试、对调试结果的分析。 （二）设计方案 一、设计要求： ⑴设计一个数字频率计，对方波进行频率测量。 ⑵频率测量可以采用计算每秒内待测信号的脉冲个数的方法实现。

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：

一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块

电子科技大学集成电路原理实验CMOS模拟集成电路设计与仿真王向展

实验报告 课程名称：集成电路原理 实验名称： CMOS模拟集成电路设计与仿真 小组成员： 实验地点：科技实验大楼606 实验时间： 2017年6月12日 2017年6月12日 微电子与固体电子学院

一、实验名称：CMOS模拟集成电路设计与仿真 二、实验学时：4 三、实验原理 1、转换速率（SR）：也称压摆率，单位是V/μs。运放接成闭环条件下，将一个阶跃信号输入到运放的输入端，从运放的输出端测得运放的输出上升速率。 2、开环增益：当放大器中没有加入负反馈电路时的放大增益称为开环增益。 3、增益带宽积：放大器带宽和带宽增益的乘积，即运放增益下降为1时所对应的频率。 4、相位裕度：使得增益降为1时对应的频率点的相位与-180相位的差值。 5、输入共模范围：在差分放大电路中，二个输入端所加的是大小相等，极性相同的输入信号叫共模信号，此信号的范围叫共模输入信号范围。 6、输出电压摆幅：一般指输出电压最大值和最小值的差。 图 1两级共源CMOS运放电路图 实验所用原理图如图1所示。图中有多个电流镜结构，M1、M2构成源耦合对，做差分输入；M3、M4构成电流镜做M1、M2的有源负载；M5、M8构成电流镜提供恒流源；M8、M9为偏置电路提供偏置。M6、M7为二级放大电路，Cc为引入的米勒补偿电容。 其中主要技术指标与电路的电气参数及几何尺寸的关系：

转换速率：SR=I5 I I 第一级增益：I I1=?I I2 I II2+I II4=?2I I1 I5(I2+I3) 第二级增益：I I2=?I I6 I II6+I II7=?2I I6 I6(I6+I7) 单位增益带宽：GB=I I2 I I 输出级极点：I2=?I I6 I I 零点：I1=I I6 I I 正CMR：I II,III=I II?√5 I3 ?|I II3|(III)+I II1,III 负CMR：I II,III=√I5 I1+I II5,饱和 +I II1,III+I II 饱和电压：I II,饱和=√2I II I 功耗：I IIII=(I8+I5+I7)(I II+I II) 四、实验目的 本实验是基于微电子技术应用背景和《集成电路原理与设计》课程设置及其特点而设置，为IC设计性实验。其目的在于： 根据实验任务要求，综合运用课程所学知识自主完成相应的模拟集成电路设计，掌握基本的IC设计技巧。 学习并掌握国际流行的EDA仿真软件Cadence的使用方法，并进行电路的模拟仿真。 五、实验内容 1、根据设计指标要求，针对CMOS两级共源运放结构，分析计算各器件尺寸。 2、电路的仿真与分析，重点进行直流工作点、交流AC和瞬态Trans分析，能熟练掌握各种分析的参数设置方法与仿真结果的查看方法。 3、电路性能的优化与器件参数调试，要求达到预定的技术指标。

数字秒表的设计与实现实验报告

电子科技大学《数字秒表课程设计》 姓名: xxx 学号： 学院： 指导老师：xx

摘要 EDA技术作为电子工程领域的一门新技术，极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言，运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词：FPGA, VHDL, EDA, 数字秒表

目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)

第一章引言 数字集成电路作为当今信息时代的基石，不仅在信息处理、工业控制等生产领域得到普及应用，并且在人们的日常生活中也是随处可见，极大的改变了人们的生活方式。面对如此巨大的市场，要求数字集成电路的设计周期尽可能短、实验成本尽可能低，最好能在实验室直接验证设计的准确性和可行性，因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言，FPGA的易用性不仅使得设计更加简单、快捷，并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合，甚至可以直接利用FPGA实现，无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。

cmos模拟集成电路设计实验报告

北京邮电大学 实验报告 实验题目：cmos模拟集成电路实验 姓名：何明枢 班级：2013211207 班内序号：19 学号：2013211007 指导老师：韩可 日期：2016 年 1 月16 日星期六

目录 实验一:共源级放大器性能分析 (1) 一、实验目的 (1) 二、实验内容 (1) 三、实验结果 (1) 四、实验结果分析 (3) 实验二:差分放大器设计 (4) 一、实验目的 (4) 二、实验要求 (4) 三、实验原理 (4) 四、实验结果 (5) 五、思考题 (6) 实验三：电流源负载差分放大器设计 (7) 一、实验目的 (7) 二、实验内容 (7) 三、差分放大器的设计方法 (7) 四、实验原理 (7) 五、实验结果 (9) 六、实验分析 (10) 实验五：共源共栅电流镜设计 (11) 一、实验目的 (11) 二、实验题目及要求 (11) 三、实验内容 (11) 四、实验原理 (11) 五、实验结果 (14) 六、电路工作状态分析 (15) 实验六：两级运算放大器设计 (17) 一、实验目的 (17) 二、实验要求 (17) 三、实验内容 (17) 四、实验原理 (21) 五、实验结果 (23) 六、思考题 (24) 七、实验结果分析 (24) 实验总结与体会 (26) 一、实验中遇到的的问题 (26) 二、实验体会 (26) 三、对课程的一些建议 (27)

实验一:共源级放大器性能分析 一、实验目的 1、掌握synopsys软件启动和电路原理图（schematic）设计输入方法； 2、掌握使用synopsys电路仿真软件custom designer对原理图进行电路特性仿真； 3、输入共源级放大器电路并对其进行DC、AC分析，绘制曲线； 4、深入理解共源级放大器的工作原理以及mos管参数的改变对放大器性能的影响 二、实验内容 1、启动synopsys，建立库及Cellview文件。 2、输入共源级放大器电路图。 3、设置仿真环境。 4、仿真并查看仿真结果，绘制曲线。 三、实验结果 1、实验电路图

集成电路系统设计实验

实验一集成电路系统EDA软件使用简介 （基础性实验） 一实验目的 1、了解利用Quartus II 8.0 软件开发数字电路的基本流程以及掌握Quartus II软件 的详细操作。 2、了解使用VHDL原理图设计进行集成电路系统设计的实现方法。 3、掌握Quartus II 8.0 软件开发数字电路的基本设计思路，软件环境参数配置，时 序仿真，管脚分配，并且利用JTAG接口进行下载的常规设计流程。 二实验前的准备 1、将红色的MODUL_SEL拨码开关组合的1、 2、8拨上， 3、 4、 5、 6、7拨下，使数码 管显示当前模式为：C1. 2、检查JTAG TO USB转换接口和USB连接线的连接，并且将JTAG线连接到核心板上的 JTAG接口（核心板的第二个十针的插口）处。 三实验要求 学习使用Quartus II 8.0软件，掌握VHDL文本描述和原理图描述的RTL级描述方法。 四实验内容 （一）了解门电路元件库 1、新建原理图设计文件，并在原理图设计文件的基础上插入各种基本门电路元件，包 括与门、或门、非门、异或门等。 2、利用原理图图形编辑窗，将基本门电路元件进行连接，形成布线。 3、为连接好的门电路组合电路添加输入和输出端口。 （二）了解逻辑电路的仿真 1、保存原理图设计文件，新建时序仿真文件。 2、将各端口的信号标出，并对其实施功能仿真或时序仿真。并将仿真波形写入实验报 告。 （三）了解原理图文件的综合和下载 1、对原理图文件进行综合和引脚连结。 2、将对应FPGA端口连接至原理图电路端口中，并将原理图文件综合后的网表文件下载 到FPGA中，进行功能验证。 3、将硬件功能情况描述记录于实验报告中。

数字系统设计软件实验报告

实验一QuartusⅡ9.1软件的使用 一、实验目的： 1、通过实现书上的例子，掌握QUARTUSII9.1软件的使用； 2、编程实现3-8译码电路以掌握VHDL组合逻辑的设计以及QUARTUSII9.1软件的使用。 二、实验流程： 1、仔细阅读书上的操作指南，学会在QuartusⅡ9.1中创建新的工程，创建过程如下所示： 1）、建立新设计项目： ①启动QuartusⅡ9.1软件，在软件的管理器窗口选File下拉菜单，即File→New Project Wizard，则出现新建工程向导窗口。如下所示： ②点击Next按钮，将弹出新建工程设置窗口，如下图所示。在新建工程设置窗口中设置好工程的存放路径、工程名称等。

③点击Next进入添加文件窗口，如下图。由于尚未创建文件，跳过该步骤。 ④点击Next按钮，进入选择目标芯片窗口。在这里我们选择Cyclone系列的EP1C6Q240C8，如下图：

⑤点击Next按钮，进入EDA工具设置窗口，通常选择默认的“None”，表示选择QuartusⅡ自带的仿真器和综合器。如下图： ⑥点击Next按钮，弹出New Project Wizard概要对话框，在这个窗口中列出了所有前面设置的结果。若有错误则点击Back回去修改，否则点击Finish结束，即完成新工程的设定工作。如下图：

2）、文本设计输入： ①在QuartusⅡ主界面菜单栏中选择File下拉菜单中的New，弹出新建设计文件窗口，选择VHDL File项，点击OK按钮即可打开VHDL文本编辑窗口，其默认文件名为“Vhdl.vhd”。 ②出现文本编辑窗口后，我们可以直接在空白界面中键入所设计的VHDL文本。这时我们将书本中的程序输入到文本编辑环境中去。程序如下： library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity count10 is port(clk,load,en:in std_logic; data_in:in std_logic_vector(3 downto 0); seg:out std_logic_vector(6 downto 0)); end count10; architecture beha of count10 is signal qout:std_logic_vector(3 downto 0); signal q_temp:std_logic_vector(3 downto 0); begin process(clk,load) begin

数字集成电路设计实验报告

哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日

实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图

数字电路与系统设计实验报告

数字电路与系统设计实验报告 学院： 班级： 姓名：

实验一基本逻辑门电路实验 一、实验目的 1、掌握TTL与非门、与或非门和异或门输入与输出之间的逻辑关系。 2、熟悉TTL中、小规模集成电路的外型、管脚和使用方法。 二、实验设备 1、二输入四与非门74LS00 1片 2、二输入四或非门74LS02 1片 3、二输入四异或门74LS86 1片 三、实验内容 1、测试二输入四与非门74LS00一个与非门的输入和输出之间的逻辑关系。 2、测试二输入四或非门74LS02一个或非门的输入和输出之间的逻辑关系。 3、测试二输入四异或门74LS86一个异或门的输入和输出之间的逻辑关系。 四、实验方法 1、将器件的引脚７与实验台的“地（GND）”连接，将器件的引脚１４与实验台的十5Ｖ连接。 2、用实验台的电平开关输出作为被测器件的输入。拨动开关，则改变器件的输入电平。 3、将被测器件的输出引脚与实验台上的电平指示灯(LED)连接。指示灯亮表示输出低电平（逻辑为０），指示灯灭表示输出高电平（逻辑为1）。 五、实验过程 1、测试74LS00逻辑关系 （1）接线图（图中Ｋ1、Ｋ2接电平开关输出端，LED0是电平指示灯） （2）真值表 2、测试74LS02逻辑关系

（1）接线图 （2）真值表 3、测试74LS86逻辑关系接线图 （1）接线图 （2）真值表 六、实验结论与体会 实验是要求实践能力的。在做实验的整个过程中，我们首先要学会独立思考，出现问题按照老师所给的步骤逐步检查，一般会检查处问题所在。实在检查不出来，可以请老师和同学帮忙。

实验二逻辑门控制电路实验 一、实验目的 1、掌握基本逻辑门的功能及验证方法。 2、掌握逻辑门多余输入端的处理方法。 3、学习分析基本的逻辑门电路的工作原理。 二、实验设备 1、基于CPLD的数字电路实验系统。 2、计算机。 三、实验内容 1、用与非门和异或门安装给定的电路。 2、检验它的真值表，说明其功能。 四、实验方法 按电路图在Quartus II上搭建电路，编译，下载到实验板上进行验证。 五、实验过程 1、用３个三输入端与非门IC芯片74LS10安装如图所示的电路。 从实验台上的时钟脉冲输出端口选择两个不同频率（约7khz和14khz）的脉冲信号分别加到X0和X1端。对应B和S端数字信号的所有可能组合，观察并画出输出端的波形，并由此得出S和B（及/Ｂ）的功能。 2、实验得真值表

CMOS数字集成电路设计_八位加法器实验报告

CMOS数字集成电路设计课程设计报告 学院：****** 专业：****** 班级：****** 姓名：Wang Ke qin 指导老师：****** 学号：****** 日期：2012-5-30

目录 一、设计要求 (1) 二、设计思路 (1) 三、电路设计与验证 (2) (一)1位全加器的电路设计与验证 (2) 1)原理图设计 (2) 2)生成符号图 (2) 3)建立测试激励源 (2) 4)测试电路 (3) 5)波形仿真 (4) (二)4位全加器的电路设计与验证 (4) 1)原理图设计 (4) 2)生成符号图 (5) 3)建立测试激励源 (5) 4)测试电路 (6) 5)波形仿真 (6) (三)8位全加器的电路设计与验证 (7) 1)原理图设计 (7) 2)生成符号图 (7) 3)测试激励源 (8) 4)测试电路 (8) 5)波形仿真 (9) 6)电路参数 (11) 四、版图设计与验证 (13) (一)1位全加器的版图设计与验证 (13) 1)1位全加器的版图设计 (13) 2)1位全加器的DRC规则验证 (14) 3)1位全加器的LVS验证 (14) 4)错误及解决办法 (14) (二)4位全加器的版图设计与验证 (15) 1)4位全加器的版图设计 (15) 2)4位全加器的DRC规则验证 (16) 3)4位全加器的LVS验证 (16) 4)错误及解决办法 (16) (三)8位全加器的版图设计与验证 (17) 1)8位全加器的版图设计 (17) 2)8位全加器的DRC规则验证 (17) 3)8位全加器的LVS验证 (18) 4)错误及解决办法 (18) 五、设计总结 (18)

基于FPGA的现代数字系统设计实验报告

****大学 实验报告 课程名称：基于FPGA的现代数字系统设计 实验名称：基于HDL十进制计数显示系统设置 姓名： 学号: 班级： 指导教师： ****大学信息工程学院制

基于HDL十进制计数显示系统设置 一、实验要求 1．设计具有异步复位，同步使能的十进制计数器，其计数结果通过七段数码管，发光二极管等进行显示。 2．主要设计的模块有十进制计数模块和数码管驱动模块以及消抖模块。 3．需要将按键输入的时钟,然后通过消抖模块消抖后，再输出至后续使用。 4．共阴极数码管驱动。 二、实验原理 本次的设计是一个具有数显输出的十进制计数器。示意图如2.1所示。 图2.1 七段数码管属于数码管的一种，是由7段二极管组成。按发光二极管单元衔接方式分为共阳极数码管和共阴极数码管。本实验使用共阴数码管。它是指将一切发光二极管的阴极接到一同构成公共阴极(COM)的数码管。共阴数码管在应用时应将公共极COM接到地线GND上，当某一字段发光二极管的阳极为高电平相应字段就点亮，当某一字段的阳极为低电平相应字段就不亮。 显示译码器，用HDL语言判断CLK的上升沿信号，每次收到一次上升沿信号，计数器的值加一并显示在数码管上，所以本次实验会将十进制计数与七段数码管的显示分别写在两个模块里面。 系统模块划分及引脚连线图如下：

三、实验步骤（设计输入） 1．十进制计数器模块 module cnt10(clk,clr,ena,sum,cout); input clk,clr,ena; output [3:0] sum; output cout; reg [3:0] sum; reg cout; always @ (posedge clk or posedge clr) if(clr==1) begin sum <= 4'b0000; cout<= 1'b0;end else if(ena==1'b1) if(sum==4'b1001) begin sum <= 4'b0000; cout<= 1'b1; end else begin sum <= sum+1; cout<= 1'b0; end else begin sum <= sum; cout<= cout; end Endmodule 程序主要思路是用always等待clk与clr的上升沿信号，因为是异步清零所以在always 中也要等待clr的清零信号。用if语句判断clr信号，为1则清零。判断ena信号，为1进行计数操作，为0输出保持不变。计数中，判断sum的值如果为9时，进行进位操作，并将sum值赋值为0 2．数码管驱动模块 module led7 (sum ,out ); input [3:0] sum; output [6:0] out; reg [6:0] out ; always @(sum) begin out = {7{1'b0}};

福州大学集成电路版图设计实验报告

福州大学物信学院 《集成电路版图设计》 实验报告 姓名：席高照 学号：111000833 系别：物理与信息工程 专业：微电子学 年级：2010 指导老师：江浩

一、实验目的 1.掌握版图设计的基本理论。 2.掌握版图设计的常用技巧。 3.掌握定制集成电路的设计方法和流程。 4.熟悉Cadence Virtuoso Layout Edit软件的应用 5.学会用Cadence软件设计版图、版图的验证以及后仿真 6.熟悉Cadence软件和版图设计流程，减少版图设计过程中出现的错误。 二、实验要求 1.根据所提供的反相器电路和CMOS放大器的电路依据版图设计的规则绘制电路的版图，同时注意CMOS查分放大器电路的对称性以及电流密度（通过该电路的电流可能会达到5mA） 2.所设计的版图要通过DRC、LVS检测 三、有关于版图设计的基础知识 首先，设计版图的基础便是电路的基本原理，以及电路的工作特性，硅加工工艺的基础、以及通用版图的设计流程，之后要根据不同的工艺对应不同的设计规则，一般来说通用的版图设计流程为①制定版图规划记住要制定可能会被遗忘的特殊要求清单②设计实现考虑特殊要求及如何布线创建组元并对其进行布局③版图验证执行基于计算机的检查和目视检查，进行校正工作④最终步骤工程核查以及版图核查版图参数提取与后仿真 完成这些之后需要特别注意的是寄生参数噪声以及布局等的影响，具体是电路而定，在下面的实验步骤中会体现到这一点。 四、实验步骤 I.反相器部分： 反相器原理图：

反相器的基本原理：CMOS反相器由PMOS和NMOS构成，当输入高电平时，NMOS导通，输出低电平，当输入低电平时，PMOS导通，输出高电平。 注意事项： （1）画成插齿形状，增大了宽长比，可以提高电路速度 （2）尽可能使版图面积最小。面积越小，速度越高，功耗越小。 （3）尽可能减少寄生电容和寄生电阻。尽可能增加接触孔的数目可以减小接触电阻。（4）尽可能减少串扰，电荷分享。做好信号隔离。 反相器的版图： 原理图电路设计： 整体版图：

集成电路设计实验2

集成电路设计实验报告 院别：电信学院专业：电子科学与技术 班级：电子姓名：学号：组序： 实验（二）题目名称：CMOS反相器的版图设计（PMOS、NMOS） 成绩：教师签名：批改时间： 一、实验目的： 在集成电路设计当中，集成电路设计软件的介入大大的缩短了开发周期，减小了设计风险，使得我们在设计的时候可以发现并改正电路设计上的绝大多数bug。所以说学习设计软件已经成为集成电路设计工程师的必修课。而Ledit软件以其良好的人机操作界面，以及强大的设计规则检查能力而在集成电路的设计当中充当了很重要的角色。在此次试验当中我们需要独立完成CMOS反相器的版图设计，规则检查，以及排除错误工作。从而达到比较熟练的掌握Ledit 的基本功能已经操作方法。 二、实验要求： 如将设计好的电路制成实际使用的集成块，就必须利用版图工具将设计的电路采用标准工艺文件转换成可以制造的版图。然后再将版图提交给集成电路制造厂家（foundry），完成最后的集成块制造，所以画版图的本质就是画电路原理图。 在画版图时，首先要明白工艺文件的含义，每一种工艺文件代表一条工艺线所采用的光刻尺寸，以及前后各个工序等等；其次要懂得所使用的工具步骤及各个菜单及菜单栏的内容，以便熟练使用该软件；最后对所画版图进行验证，确保不发生错误。 此外，还必须了解所使用的版图设计法则，对于不同的工艺尺寸其法则有所不同，这就要求设计者在应用该软件时，必须熟悉相应的设计法则，为完成正确的版图做准备。该实验原理是画常见的CMOS反相器，画版图时要求熟悉CMOS反相器的工艺过程及设计法则。

三、实验方法： 首先在实验一的基础上进一步熟悉L-EDIT版图设计软件的工具及工艺库，比较熟练地掌握该软件画版图的方法。以CMOS反相器为例，在前面画的PMOS、NMOS 的基础上，通过调用将他们组合到一起，再完成整个CMOS反相器的设计，设计完成后运用该软件的设计规则对所画的版图进行DRC验证，并修改不正确的部分，直至设计无错误。 四、实验内容： 1.运行L-Edit程序时，L-Edit会自动将工作文件命名为Layout1.tdb并显示在窗口的标题栏上。 2.另存为新文件：选择执行File/Save As子命令，将自己的工程文件保存在C:\DocumentsandSettings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\exam ple1中，在“文件名”文本框中输入新文件名称：NOMS。保存到example目录的原因是防止后面做剖视图的时候没法进行。 3.替换设置信息：选择执行File/Replace Setup子命令打开对话框，单击“From File”栏填充框的右侧的Browser按钮，选择C:\Documents and Settings\Administrator\桌面\实验相关\Tanner\Ledit90\Samples\SPR\example1\lights.tdb文件，如图所示，单击OK就将lights.tdb文件中的格点、图层、以及设计规则等设定应用在当前工程中。 4.画出PMOS：按照实验一的步骤，设计PMOS的版图。并进行相应的规则检查，直到没有错误。画好后如图所示：

数字ic设计实验报告

数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件

b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。

图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。

数字集成电路设计与分析

问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L: