第三章、器件
一、超深亚微米工艺条件下MOS 管主要二阶效应：
1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是
TH GS V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=），即载流子
迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场
强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<）
，c sat μξυυ==（c ξξ≥），出现饱和速度时的漏源电压DSAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。
2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。
正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。
克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。
2、保护环。
3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。
此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）：
VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。
5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。
绝缘体上硅（SOI）
6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。
7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。
影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。
解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。
8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。
二、MOSFET器件模型
1、目的、意义：减少设计时间和制造成本。
2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间
3、结构电阻：沟道等效电阻、寄生电阻
4、结构电容：
三、特征尺寸缩小
目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、
方式：
1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。
优点：提高了集成密度
未改善：功率密度。
问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。
2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。
优点：1、电源电压不变；2、提高了集成密度
问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。
3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。
限制因素：长期使用的可靠性、载流子的极限速度、功耗。
第四章、导线及互连
一、确定并量化互连参数
1、互连寄生参数（寄生R 、L 、C ）对电路特性的影响主要表现在三个方面：性能下降，传播延时增加；功耗增加，影响能耗和功率的分布；引起额外的噪声来源，影响电路可靠性。
2、寄生参数简化条件（寄生电阻、寄生电感、寄生电容（对地电容，线间电容））： 若导线电阻大，可以不考虑电感，只考虑电阻电容； 若导线电阻小且短，可以只考虑电容； 若导线电阻小且长，则需考虑电感电容； 若导线平均间距很大，可以不考虑线间电容。
3、互连电阻：
wt
l
R ρ
=：纵向参数t 、ρ由工艺决定，横向参数l 、w 由版图决定。互连电阻越小，允许通过互连线的电流越大，互连延迟越小。 薄层电阻t
R S ρ
=
与版图尺寸无关，则w
l
R R S
==n R S （n 为薄层电阻方块数）：
接触电阻：互连与硅及多晶之间的接触（有源接触孔）、不同互连层之间的接触（通孔） 减低接触电阻的途径：增大接触孔（效果不明显）；增多接触孔；信号线尽量保持在同一层。 0.25umCMOS 工艺接触电阻典型值：有源接触孔5~20Ω，通孔1~5Ω。
趋肤效应：在非常高频率下，电流主要在导体表面流动，其电流密度随进入导体深度而指数下降。趋肤深度：电流下降到额定值的1/e 时所处的深度。临界频率：趋肤深度达到导体最大尺寸（w 或t ）的1/2时的频率。
4、互连电容：
导线对衬底的电容：是电路负载电容的一部分。不考虑边缘效应时C=
OX
OX t wl
ε（若w>>t ），
OX ε是绝缘介质（氧化层）的介电常数，OX t 是氧化层厚度。
导线间的电容： 5、互连电感：
何时考虑：很长的互连线；极高的频率>1GHz ；低电阻率互连材料如Cu 。
对电路性能影响：振荡和过冲效应；导线间电感耦合；?V=Ldi/dt 引起的开关噪声；阻抗失配引起的信号反射。
电感值估算：一条导线（每单位长度）的电容c 和电感l 存在εμ=cl 关系式（成立的条件是该导线必须完全被均匀的绝缘介质所包围，但不满足时也可使用来求近似值）。
二、互连线延时模型
1、分布模型：电阻和电容沿线长连续分布，是实际情形，但需要解偏微分方程。
2、集总模型：以总电阻和总对地电容等效。适用于导线较短且频率不十分高的情况，只需解常微分方程。对长互连线是一个保守和不精确的模型。
为解决集总模型对于长互连线不精确，采取分段集总（分段数越多越精确，但模型越复杂，模拟所需时间越长）。引入： 3、RC 树、Elmore 延时公式：
RC 树：该电路只有一个输入节点，所有电容都在某个节点和地之间，不包含任何电阻回路（使其成为树结构）。 Elmore 延时公式：节点i 处延时为∑==
N
k ik k
Di R C
1
τ，ii R 表示路径电阻，ik R 表示共享路径
电阻，代表从输入节点s 到节点i 和节点k 这两条路径共享的电阻，i C 代表这个节点的电容。
4、N 级RC 链：RC 树的无分支的特殊情形。可以使用N 级等分RC 链来近似一条均匀分布电阻-电容线：N
N RC
DN 21
+=τ，导线长L ，单位长度电阻、电容为r 、c 。R （=rL ）是导线集总电阻，C （=cL ）是集总电容。当N 很大时模型趋于分布式rc 线：2
22rcL RC DN
==τ，
从而有：一条导线的延时与其长度的平方成正比，分布rc 线的延时是集总RC 模型预测的延
时的一半，即集总模型代表保守估计。 5、互连延时的优化：
采用低电阻率互连导体，降低R ：采用Cu 替换Al 。
采用低介电常数的互连介质，降低C ：将减少延时、功耗和串扰。 采用过渡金属硅化物，降低多晶接触电阻。 增加互连层数量，有助于减少导线长度。 分层优化。 地址线对策。
优化走线方式，45°布线。 插入中继器。
降低电压摆幅，既缩小了延时又减小了动态功耗。
三、传输线模型
当开关速度足够快，互连线的电阻足够小时，导线的电感将不可忽略，因而必须考虑传输线效应。一条导线的分布rlc 模型称为传输线模型。 1、有损传输线：考虑r 、l 、c ，适用于Al 基芯片。 2、无损传输线：考虑l 、c ，适用于Cu 基芯片。 单位长度的传输延时lc t p =
。
信号反射与终端阻抗：终端阻抗决定了当波到达导线末端时有多少比例被反射。 反射系数：0
Z R Z R +-=
ρ（R 为终端阻抗，0Z 为线的特征阻抗）
不同终端时传输线特性：
3、抑制传输线效应：阻抗匹配，在导线源端串联匹配电阻或者在导线末端并联匹配电阻。
四、串扰
1、来源：当两条互连线间距很小时，一条线上的脉冲电压通过寄生电容耦合在另外一条线上引起寄生信号。
2、串扰的大小取决于线间耦合电容的大小和线间电压差随时间的变化速率。 线间距越小，耦合电容越大，串扰越严重。
层间串扰：平板电容。重叠面积越大，电容越大。为了使重叠面积尽可能小，版图设计时应使相邻两层连线在交叉时相互垂直。 3、抑制串扰的途径： 尽量避免节点浮空。
对串扰敏感的节点（低摆幅、浮空）应尽量远离全摆幅信号线。
相邻（同层、异层）导线尽量不要平行，邻层尽量垂直走线，平行走线尽量远离。
在两条信号线间加一条接地或者接VDD 的屏蔽线，使线间电容成为接地电容，但会增加电容负载。
时序允许前提下，尽可能加大信号上升下降时间，但会使开关功耗加大。
第五章、反相器
一、基本特性
1、无比逻辑，逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。
2、极高输入阻抗。设计良好的反相器具有低输出阻抗，从而对噪声和干扰不敏感。
3、稳态工作情况下，VDD 和GND 之间没有直接通路，即没有电流存在（静态电路），此时输入和输出保持不变，且没有任何静态功耗。
二、直流电压转移特性VTC （输出与输入电平间的关系）
1、阈值电压M V ：NMOS 、PMOS 均在饱和区，由电流相等（使用饱和区电流公式）求解。 短沟器件或高电源电压：使用速度饱和时电流公式)2
1
(DSAT T GS DSAT D V V V KV I --= 长沟器件或低电源电压：使用饱和区电流公式（平方律）
对称的CMOS 反相器：p n K K =，THP THN V V -=，此时2
DD
M V V =
2、噪声容限
定义：
IH V 、IL V 是1-=in
out
dV dV 时反相器的工作点。IH OH H V V NM -=，OL IL L V V NM -=。
①若CMOS 反相器对称（即p n K K =，THP THN V V -=）：对VTC 采取线性近似。由两个管子均处于饱和区（或者速度饱和），由电流相等，对Vin 求导并令M in V V =求解in
out
dV dV g =
，则g
V g V V V V DD OL OH IL IH -=--
=-，g V
V V M M IH -=。
②若CMOS 反相器不对称：由PMOS 在线性区，NMOS 在饱和区，由电流相等，对Vin 求导并令
1-=in
out
dV dV ，此方程和电流相等方程联立解出Vin 即为IL V 。再使PMOS 饱和，NMOS 线性重复上面步骤求IH V 。
③最大噪声容限：min{H NM ，L NM }
3、反相器链的再生特性
逻辑门具有再生特性的条件：合法区的增益小于1，过渡区增益大于1。
三、瞬态特性 1、负载电容
三部分：当前级MOS 管漏衬电容，下级MOS 管的栅电容，互连线的寄生电容。 2、上升下降时间
3、传输延迟时间计算
tp 测量方法：环形振荡器测量法N t T p ??=2（N 为奇数）
一个周期时间内，正好N 个低至高翻转响应时间，N 个高至低翻转响应时间。
计算公式：
4、提高反相器速度
对于固定的大负载电容可以通过增加器件尺寸提高速度。对于小负载，不会明显增加。5、低功耗电路优化：
功耗来源：动态功耗，输出节点电容充放电；处于2、3、4区时的VDD和GND短路电流引起的功耗；漏电引起的功耗，截止管的亚阈值漏电，MOS管反偏漏结的反向漏电流。
优化：降低电源电压；降低开关活动率。
四、反相器的设计
1、要求：功能、可靠性、功耗、面积、速度。
2、设计
第六章、组合逻辑电路
一、静态电路：任意时刻每个门的输出通过一个低阻路径连接到VDD或者VSS上，且输出值总是由该电路所实现的布尔函数决定。
1、静态互补CMOS：由PUN和PDN组成（PUN和PDN是互补逻辑）。稳定状态时两个网络中有且仅有一个导通，单级输出是反向的。
①阈值降落：NMOS做下拉时传强0，做上拉时传弱1（因为负载电容充电的过程中s端电势升高，当s充电到Vdd-Vth时MOS管截止，而不能充电到Vdd）。同理，PMOS做上拉时传强1，做下拉时传弱0。
②晶体管尺寸规划：宽长比P是N的两倍，串联加倍，并联保持。
③优点
无比逻辑，电平幅度与器件尺寸无关。
稳态时总有对VDD或VSS的低阻路径，输出电阻低
极高的输入阻抗
满电源幅度开关，VOH=VDD，VOL=VSS。鲁棒性好，噪声容限大。
电源与地之间无直接通路，无静态功耗
传播延时与负载电容和晶体管电阻有关，改变尺寸可使得上升下降时间接近。
④大扇入时的设计技巧
传输延时随扇入迅速恶化，与扇入成平方关系，因为电阻电容同时增加。
传输延时随扇出的关系是每一个附加的扇出在CL上增加了两个栅电容。
可以采取：
在负载以扇出为主时加大晶体管尺寸
逐级加大晶体管尺寸，使最靠近输出端的晶体管尺寸最小
重新安排输入，使关键信号晶体管靠近输出端（最后到达的输入信号为这个门的关键信号，决定最终速度）。
重组逻辑结构，在不改变逻辑的情况下减小扇入，如用三个两输入替代四输入。
减小电压摆幅，同时降低了延时和功耗，但下一级门会变慢。
插入缓冲器将大的扇入扇出隔离。（大扇入时小扇出，小扇入时大扇出）
⑤组合逻辑链的性能优化
逻辑努力：表示一个门与一个反相器提供相同的输出电流时它所表现出来的输入电容比反相器大多少。这个大的倍数称为逻辑努力。
-------------------------------------------------------------------------------------
2、有比逻辑（伪NMOS逻辑、DCVSL逻辑）
由实现逻辑功能的NMOS下拉网络和简单负载组成。以降低稳定性和付出额外功耗为代价减小晶体管数目。
原理：PDN关断，上拉负载起作用，VOH=VDD
PDN导通，上拉负载和PDN分压，比例逻辑。这将降低噪声容限，并且引入静态功耗。
①伪NMOS逻辑：
PUN使用栅极接地的PMOS负载称为伪NMOS逻辑，具有较小的面积和驱动负载。kn/kp的比例影响VTC形状和反相器VOL的值。
计算伪NMOS静态传输特性：为求VOL，由Vin=Vdd时电流相等，NMOS线性，PMOS饱和（因为输出已接近0），Vout=VOL。
伪NMOS设计：驱动管和负载管的尺寸应有一合适比例。
为了减小静态功耗，驱动电流IL应尽可能小
为了得到合理的NML，VOL=IL×R（PDN）应当小。
为了减小tPLH，IL应当大
为了减小tPHL，R（PDN）应当小。
条件1和条件3矛盾，所以速度快意味着较多的静态功耗和较小的噪声容量。
低电平输出时伪NMOS逻辑的静态功耗P=VDD×IL（IL为PMOS饱和电流）
②DCVSL逻辑（差分串联电压开关逻辑）
互补NMOS下拉，交叉连接PMOS上拉。每个输入以互补形式，同时自身也产生互补输出。
原理：设初始时out=1，out=0，则M1开，M2关。当PDN1开，PDN2关，首先out被下拉，使得M2开，进而out被上拉，从而M1关。稳定状态，任何一边的PDN和相应的PMOS
负载不会同时导通，反馈机制保证在不需要负载时将其关闭，但是这一电路仍然是有比的。特点：同时要求正反输入，面积大，但在要求互补输出或者两个PDN能够共享时比较有利。比通常的CMOS逻辑慢，因为反馈作用有滞后现象。
完全消除静态电流，无静态功耗，但有较大的翻转过渡电流（翻转器件PMOS和PDN会同时导通一段时间，产生一条短路路径），动态功耗大。
共享PDN的例子：XOR-XNOR门
A
B
out+
=，节省了2个管子。
A
AB
=，B
A
B
out+
3、传输管逻辑
①传输管：与前两种逻辑输入只驱动栅极不同，传输管允许输入驱动栅极和漏极来减少实现逻辑所需要的晶体管个数。
阈值损失：NMOS传弱1，强0；PMOS传弱0，强1。因为要在管子导通时保证不进入截止
区，Vsn
②CMOS传输门：
NMOS、PMOS漏源接在一起，栅极接反相控制电压。
为了保证导电沟道和衬底的隔离，NMOS衬底必须接地，PMOS衬底必须接VDD。
为了获得较快传输速度，要求ID较大，即需要增大宽长比。
特点：NMOS传输低电平好，PMOS传输高电平好，CMOS传输门使用NMOS、PMOS互补性能获得了比单个传输管更好的性能，更接近理想开关。
③传输管逻辑：一个输入做开关控制。开关网络+缓冲器，结构简单，速度快。并且理想开关具有低导通电阻和低寄生电容。但有阈值损失，且会引起下一级静态功耗。例：
F=AB，out=F。B开关提供B=0时的低阻通路，保证这是静态电路。因为B=0时F=0，所以下面通路选用NMOS。但上方通路无论使用NMOS还是PMOS 都会有阈值损失。
互补传输管逻辑（CPL）：互补数据输入。由于每个信号的两种极性都存在，免去多余反相器。传输管逻辑阈值损失的解决方法：
⑴电平恢复晶体管
优点：使用所有电平不是在VDD就是在GND，因而消除了静态功耗
缺点：在NMOS下拉X时电路变为有比逻辑，因为恢复管试图上拉X。并且增加了X节点电容，减慢了这个门的速度。
⑵改用传输门逻辑：将有阈值损失的管子替换为传输门。
④传输门逻辑（TG）：
设计思路类似传输管逻辑，但使用传输门替换出现阈值损失的传输管。
常见电路：
多路开关异或门（B=1时反相器工作，B=0时传输门导通）⑤传输门、传输管逻辑小结
⑴传输管优点：寄生电容小，速度快
缺点：阈值损失，噪声容限差，会引起下一级静态功耗，导通电阻随电压改变。
⑵传输门优点：无阈值损失，导通电阻不变
缺点：必须提供正反信号，版图设计复杂度大，电容大。
⑶设计时都要遵循“低阻”原则，任何时候输出都通过低阻路径连到VDD或GND。
⑷电平恢复电路：
可以克服传输管阈值损失，可以消除静态功耗。
在NMOS下拉（或PMOS上拉）时属于有比电路，要考虑尺寸。
增加了内部节点电容，降低了门速度。
恢复晶体管的导通会加速NMOS上拉（或PMOS下拉），减小了输出的下降（或上升时间）。
二、动态电路：将信号值暂存在高阻抗电路节点的电容上。
1、预充电-求值动态CMOS电路：类似伪NMOS电路，使用一个逻辑块实现逻辑功能，把另一个逻辑块用单个MOS管替代。不同的是负载管不是常开的，而是受时钟信号控制，且逻辑块也加入了时钟控制，是无比电路。一旦动态门的输出被放电，它直到下一次预充电前都不会再回到高电平。
2、动态门特点：
优点：
晶体管数目少
全摆幅输出（VOH=VDD，VOL=GND）
无比逻辑
寄生电容小，且PDN的电流都用来给CL放电，所以开关速度快
总功耗比静态互补CMOS高（较高的翻转概率和额外的时钟负载），比伪NMOS功耗低（VDD 和GND之间无静态电流和短路电流）。
缺点：
输入信号超过Vtn，PDN便开始工作，因此VM、VIL、VIH都为Vtn
噪声容限NML小，对噪声敏感
对漏电敏感（若加入反馈管，则在求值阶段变为有比逻辑）
有电荷共享问题
预充电时的不真实输出影响下级电路
需要时钟信号控制，设计复杂
3、动态设计中的问题：
①漏电：主要来源于亚阈值漏电
解决方法：电平保持晶体管（或反馈管）
②电荷分享：输入信号在求值阶段变化，可能引起电荷分享问题。如：预充电时A=0，CA 未充电，VA=0，VOUT=VDD，而在求值阶段A=1，则CL存储的电荷在CL和CA间再分配（分享），降低了可靠性。
解决方法：加入预充电管
对内部节点预充电，充电的晶体管受时钟驱动。代价是增加了面积和功耗。
③背栅耦合：
④时钟馈通：
在输出out和时钟clk间的栅漏电容导致输出超过VDD。时钟的快速上升沿（下降沿）耦合到输出out。
4、动态逻辑门的级联：
富NMOS求值阶段只允许输入有0→1的转变或者保持0不变，不允许有1→0的转变（富PMOS求值阶段不允许有0→1的转变）。所以不能使用富NMOS（或富PMOS）直接级联，因为预充电的高电平可以使下一级的NMOS导通而造成误放电，破坏正常输出。
解决方法：
①富NMOS和富PMOS交替级联
注意：时钟信号相反
②静态反相器隔离，即采取多米诺电路。
每个输出都只有1→0的转变（或者保持1不变）。
特点：
⑴提高了输出驱动能力，也解决了动态电路不能直接级联的问题。
⑵输出不带非逻辑。
⑶速度非常快：静态反相器可以设置的不对称。输入电容减小，较小的逻辑努力。
5、多输出多米诺电路
不仅将整个逻辑块结果经反相器输出，还可以将其中子模块的结果也经反相器输出。
注意：每个输出节点都有预充电管。
6、时钟信号的设计：
时钟信号最高频率受充、放电时间限制，最低频率受存储电荷保持时间限制。
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
《数字电子技术》复习 一、主要知识点总结和要求 1．数制、编码其及转换：要求：能熟练在10进制、2进制、8进制、16进制、8421BCD、格雷码之间进行相互转换。 举例1：（37.25）10= ( )2= ( )16= ( )8421BCD 解：（37.25）10= ( 100101.01 )2= ( 25.4 )16= ( 00110111.00100101 )8421BCD 2．逻辑门电路： (1)基本概念 1）数字电路中晶体管作为开关使用时，是指它的工作状态处于饱和状态和截止状态。 2）TTL门电路典型高电平为3.6 V，典型低电平为0.3 V。 3）OC门和OD门具有线与功能。 4）三态门电路的特点、逻辑功能和应用。高阻态、高电平、低电平。 5）门电路参数：噪声容限V NH或V NL、扇出系数N o、平均传输时间t pd。 要求：掌握八种逻辑门电路的逻辑功能；掌握OC门和OD门，三态门电路的逻辑功能；能根据输入信号画出各种逻辑门电路的输出波形。 举例2：画出下列电路的输出波形。 解：由逻辑图写出表达式为：C + = =，则输出Y见上。 + Y+ A A B B C 3．基本逻辑运算的特点： 与运算：见零为零，全1为1；或运算：见1为1，全零为零； 与非运算：见零为1，全1为零；或非运算：见1为零，全零为1； 异或运算：相异为1，相同为零；同或运算：相同为1，相异为零；
非运算：零变 1， 1 变零； 要求：熟练应用上述逻辑运算。 4. 数字电路逻辑功能的几种表示方法及相互转换。 ①真值表（组合逻辑电路）或状态转换真值表（时序逻辑电路）：是由变量的所有可能取值组合及其对应的函数值所构成的表格。 ②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。 ③卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。 ④逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。 ⑤波形图或时序图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。 ⑥状态图（只有时序电路才有）：描述时序逻辑电路的状态转换关系及转换条件的图形称为状态图。 要求：掌握这五种（对组合逻辑电路）或六种（对时序逻辑电路）方法之间的相互转换。 5．逻辑代数运算的基本规则 ①反演规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换 成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式就是函数Y的反函数Y （或称补函数）。这个规则称为反演规则。 ②对偶规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量保持不
数字电子技术基础学习总结 光阴似箭，日月如梭。有到了这个学期的期末，对我来说又是一次对知识的大检查。 这学期总共学习了4章，分别是数字逻辑基础、逻辑门电路基础、组合逻辑电路、触发器。 在第一章学习数字逻辑基础包括模拟信号与数字信号、数字电路、数制、各种数制之间的转换和对应关系表、码制（BCD码、格雷码、ASCII码）、逻辑问题的描述（这个是重点）、逻辑函数的五种描述方法、逻辑函数的化简； 在数制里学习四种进制十进制、二进制、八进制、十六进制；十进制是逢十进一，二进制是逢二进一，在八进制中只是二进制的一种简便表示方法而已，它的规律是逢八近一，而十六进制有09ABCDEF十六个数码这个要记住和一些算法。 比如十进制的534，八进制为1026，过程为： 534/8=66,余数为6; 66/8=8,余数为2; 8/8=1,余数为0; 1/8=0,余数为1;
仍然是从下往上看这些余数，顺序写出，答案为1026 所以在数制的之间转换有5种转换，10和2转换（除2取余数法，如上题一样），10和8转换对整数除8取余，对小数点乘8取整。10和16转换对整数除16取余，对小数点乘16取整,2和8转换对应关系3位二进制对应1位八进制可看对应关系图。2和16转换4位二进制对应1位十六进制数，可看对应关系图。 在码制的学习中学习了3种码BCD码、格雷码、ASCII码。 BCD码：用4位二进制数来表示1位十进制数中的0~9这10个数码，简称BCD码，还有几个常用的BCD码：8421（常用）、5421、2421、余3。 如8421码321的8421码就是（查表） 3 2 1 0011 0010 0001 原因:0011=8x0+4x0+1x2+1x1=3 、 0010=8x0+4x0+2x1+1x0=2、0001=8x0+4x0+2x0+1x1=1； 格雷码：有两个特点1相邻性2循环性。
数字电子技术总结复习集团档案编码：[YTTR-YTPT28-YTNTL98-UYTYNN08]
《数字电子技术》复习 一、主要知识点总结和要求 1．数制、编码其及转换：要求：能熟练在10进制、2进制、8进制、16进制、8421BCD、格雷码之间进行相互转换。 举例1：（）10= ( )2= ( )16= ( )8421BCD 解：（）10= ( )2= ( )16= ( )8421BCD 2．逻辑门电路： (1)基本概念 1）数字电路中晶体管作为开关使用时，是指它的工作状态处于饱和状态和截止状态。 2）TTL门电路典型高电平为 V，典型低电平为 V。 3）OC门和OD门具有线与功能。 4）三态门电路的特点、逻辑功能和应用。高阻态、高电平、低电平。 5）门电路参数：噪声容限V NH或V NL、扇出系数N o、平均传输时间t pd。 要求：掌握八种逻辑门电路的逻辑功能；掌握OC门和OD门，三态门电路的逻辑功能；能根据输入信号画出各种逻辑门电路的输出波形。 举例2：画出下列电路的输出波形。 解：由逻辑图写出表达式为：C + = =，则输出Y见上。 + Y+ A A B B C 3．基本逻辑运算的特点： 与运算：见零为零，全1为1；或运算：见1为1，全零为零； 与非运算：见零为1，全1为零；或非运算：见1为零，全零为1； 异或运算：相异为1，相同为零；同或运算：相同为1，相异为零；
非运算：零变 1， 1 变零； 要求：熟练应用上述逻辑运算。 4. 数字电路逻辑功能的几种表示方法及相互转换。 ①真值表（组合逻辑电路）或状态转换真值表（时序逻辑电路）：是由变量的所有可能取值组合及其对应的函数值所构成的表格。 ②逻辑表达式：是由逻辑变量和与、或、非3种运算符连接起来所构成的式子。 ③卡诺图：是由表示变量的所有可能取值组合的小方格所构成的图形。 ④逻辑图：是由表示逻辑运算的逻辑符号所构成的图形。 ⑤波形图或时序图：是由输入变量的所有可能取值组合的高、低电平及其对应的输出函数值的高、低电平所构成的图形。 ⑥状态图（只有时序电路才有）：描述时序逻辑电路的状态转换关系及转换条件的图形称为状态图。 要求：掌握这五种（对组合逻辑电路）或六种（对时序逻辑电路）方法之间的相互转换。 5．逻辑代数运算的基本规则 ①反演规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成 “＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，原变量换成反变量，反变量换成原变量，那么所得到的表达式就是函数Y的反函数Y（或称补函数）。这个规则称为反演规则。 ②对偶规则：对于任何一个逻辑表达式Y，如果将表达式中的所有“·”换成“＋”，“＋”换成“·”，“0”换成“1”，“1”换成“0”，而变量保持
电气低压元器件选择及 整定 标准化管理部编码-[99968T-6889628-J68568-1689N]
一．断路器的选择 1．一般低压断路器的选择 (1)低压断路器的额定电压不小于线路的额定电压. (2)低压断路器的额定电流不小于线路的计算负载电流. (3)低压断路器的极限通断能力不小于线路中最大的短路电流. (4)线路末端单相对地短路电流÷低压断路器瞬时(或短延时)脱扣整定电流≥ (5)脱扣器的额定电流不小于线路的计算电流. (6)欠压脱扣器的额定电压等于线路的额定电压. 2．配电用低压断路器的选择 (1)长延时动作电流整定值等于0. 8~1倍导线允许载流量. (2)3倍长延时动作电流整定值的可返回时间不小于线路中最大启动电流的电动机启动时间. (3)短延时动作电流整定值不小于(Ijx+.其中,Ijx为线路计算负载电流;K为电动机的启动电流倍数;Idem为最大一台电动机额定电流. (4)短延时的延时时间按被保护对象的热稳定校核. (5)无短延时时,瞬时电流整定值不小于(Ijx+K1KIdem).其中,K1为电动机启动电流的冲击系数,可取~2. (6)有短延时时,瞬时电流整定值不小于倍下级开关进线端计算短路电流值. 3．电动机保护用低压断路器的选择 (1)长延时电流整定值等于电动机的额定电流. (2)6倍长延时电流整定值的可返回时间不小于电动机的实际启动时间.按启动时负载的轻重,可选用可返回时间为1、3、5、8、15s中的某一挡. (3)瞬时整定电流:笼型电动机时为(8~15)倍脱扣器额定电流;绕线转子电动机时为(3~6)倍脱扣器额定电流. 4．照明用低压断路器的选择 (1)长延时整定值不大于线路计算负载电流. (2)瞬时动作整定值等于(6~20)倍线路计算负载电流. 二．漏电保护装置的选择 1．形式的选择 一般情况下,应优先选择电流型电磁式漏电保护器,以求有较高的可靠性. 2．额定电流的选择 漏电保护器的额定电流应大于实际负荷电流. 3．极数的选择 家庭的单相电源,应选用二极的漏电保护器;若负载为三相三线,则选用三极的漏电保护器;若负载为三相四线,则应选用四极漏电保护器. 4．额定漏电动作电流的选择(即灵敏度选择) 为了使漏电保护器真正起到保安作用,其动作必须正确可靠,即应该具有合适的灵敏度和动作的快速性. 灵敏度,即漏电保护器的额定漏电动作电流,是指人体触电后流过人体的电流多大时漏电保护器才动作. 灵敏度低,流过人体的电流太大,起不到保护作用;灵敏度过高,又会造成漏电保护器因线路或电气设备在正常微小的漏电下而误动作(家庭一般为5mA左右).家庭装于配电板上的漏电保护器,其额定漏电动作电流宜为15~30mA左右;针对某一设备用的漏电保护器(如落地电扇等),其额定漏电动作电流宜为5~10mA.
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图
班级：通信二班姓名：赵庆超学号：20071201297 7，版图设计中整体布局有哪些注意事项？ 答：1版图设计最基本满足版图设计准则，以提高电路的匹配性能，抗干扰性能和高频工作性能。 2 整体力求层次化设计，即按功能将版图划分为若干子单元，每个子单元又可能包含若干子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法大大减少了设计和修改的工作量，且结构严谨，层次清晰。 3 图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不仅可减小版图的数据存储量，而且版图一模了然。 4 在构思版图结构时，除要考虑版图所占的面积，输入和输出的合理分布，较小不必要的寄生效应外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），并力求版图美观大方。 8，版图设计中元件布局布线方面有哪些注意事项？ 答：1 各不同布线层的性能各不相同，晶体管等效电阻应大大高于布线电阻。高速电路，电荷的分配效应会引起很多问题。 2 随器件尺寸的减小，线宽和线间距也在减小，多层布线层之间的介质层也在变薄，这将大大增加布线电阻和分布电阻。 3 电源线和地线应尽可能的避免用扩散区和多晶硅布线，特别是通过
较大电流的那部分电源线和地线。因此集成电路的版图设计电源线和地线多采用梳状布线，避免交叉，或者用多层金属工艺，提高设计布线的灵活性。 4 禁止在一条铝布线的长信号霞平行走过另一条用多晶硅或者扩散区布线的长信号线。因为长距离平行布线的两条信号线之间存在着较大的分布电容，一条信号线会在另一条信号线上产生较大的噪声，使电路不能正常工作。、 5 压点离开芯片内部图形的距离不应少于20um，以避免芯片键和时，因应力而造成电路损坏。
问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L:
IC设计基础（流程、工艺、版图、器件）笔试集锦 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA 等的概念）。（仕兰微面试题目） 什么是MCU？ MCU(Micro Controller Unit)，又称单片微型计算机(Single Chip Microcomputer)，简称单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM、定时数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机。 MCU的分类 MCU按其存储器类型可分为MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASH ROM等类型。MASK ROM的MCU价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSH ROM的MCU程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM的MCU价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需要迅速量产的电子产品。 RISC为Reduced Instruction Set Computing的缩写，中文翻译为精简执令运算集，好处是CPU核心 很容易就能提升效能且消耗功率低，但程式撰写较为复杂；常见的RISC处理器如Mac的Power PC 系列。 CISC就是Complex Instruction Set Computing的缩写,中文翻译为复杂指令运算集,它只是CPU分类的一种,好处是CPU所提供能用的指令较多、程式撰写容易,常见80X86相容的CPU即是此类。 DSP有两个意思，既可以指数字信号处理这门理论，此时它是Digital Signal Processing的缩写；也可以是Digital Signal Processor的缩写，表示数字信号处理器，有时也缩写为DSPs，以示与理论的区别。 2、FPGA和ASIC的概念，他们的区别。（未知） 答案：FPGA是可编程ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）otp是一次可编程（one time programme）,掩膜就是mcu出厂的时候程序已经固化到里面去了，不能在写程序进去！( 4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。（仕兰微面试题目） 6、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目） 7、IC设计前端到后端的流程和eda工具。（未知） 8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知） 9、Asic的design flow。（威盛VIA 2003.11.06 上海笔试试题） 10、写出asic前期设计的流程和相应的工具。（威盛） 11、集成电路前段设计流程，写出相关的工具。（扬智电子笔试） 先介绍下IC开发流程： 1.）代码输入（design input) 用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将vhd代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。（仕兰微面试题目）
数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件
b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。
图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。
集成电路设计基础复习要点 第一章集成电路设计概述 1、哪一年在哪儿发明了晶体管？发明人哪一年获得了诺贝尔奖？ 2、世界上第一片集成电路是哪一年在哪儿制造出来的？发明人哪一 年为此获得诺贝尔奖？ 3、什么是晶圆？晶圆的材料是什么？ 4、晶圆的度量单位是什么？当前主流晶圆尺寸是多少？目前最大晶 圆尺寸是多少？ 5、摩尔是哪个公司的创始人？什么是摩尔定律？ 6、什么是SoC？英文全拼是什么？ 7、说出Foundry、Fabless和Chipless的中文含义。 8、什么是集成电路的一体化(IDM)实现模式？ 9、什么是集成电路的无生产线(Fabless)设计模式？ 10、目前集成电路技术发展的一个重要特征是什么？ 11、一个工艺设计文件(PDK)包含哪些内容？ 12、什么叫“流片”？ 13、什么叫多项目晶圆(MPW) ？MPW英文全拼是什么？ 14、集成电路设计需要哪些知识范围？ 15、著名的集成电路分析程序是什么？有哪些著名公司开发了集成电 路设计工具？
16、SSI、MSI、LSI、VLSI、ULDI的中文含义是什么？英文全拼是 什么？每个对应产品芯片上大约有多少晶体管数目？ 17、国内近几年成立的集成电路代工厂家或转向为代工的厂家主要有 哪些？ 18、境外主要代工厂家和主导工艺有哪些？ 第二章集成电路材料、结构与理论 1、电子系统特别是微电子系统应用的材料有哪些？ 2、常用的半导体材料有哪些？ 3、半导体材料得到广泛应用的原因是什么？ 4、为什么市场上90%的IC产品都是基于Si工艺的？ 5、砷化镓(GaAs) 和其它III/V族化合物器件的主要特点是什么？ 6、GaAs晶体管最高工作频率f T可达多少？最快的Si晶体管能达到多 少？ 7、GaAs集成电路主要有几种有源器件？ 8、为什么说InP适合做发光器件和OEIC？ 9、IC系统中常用的几种绝缘材料是什么？ 10、什么是欧姆接触和肖特基接触？ 11、多晶硅有什么特点？ 12、什么是材料系统？
常用低压电气元件培训试题 一、填空题 1．在纯电感电路中, 没有能量消耗, 只有能量( 转换)。 2．空气断路器按照控制的相数分为（ 1 ）（ 2 ）（ 3 ）（ 4 ）断路器。 3．空气断路器在使用过程中实际的电流大小要（小于或等于）空气断路器的额定电流。 4．熔断器是用于交、直流电器和电气设备的（短路）（过载）保护。 5．熔断器式刀开关、大电流刀开关用于（电路隔离）。 6．接触器是在正常工作条件下，用来频繁地（接通或分断）电动机等主电路，并能（远距离）控制的开关电器。 7．接触器按驱动触头系统的动力可分为（电磁式接触器），（气动接触器）与（液压接触器），其中尤以（电磁式接触器）应用最为普遍。 8．电磁式接触器由（电磁机构）、（触头系统）、（弹簧）、（灭弧装置）及（支架底座）等部分组成。 9．接触器按主触头接通或分断电流性质的不同分为（直流接触器）与（交流接触器）。 10．对于交流接触器有（３极）、（４极）和（５极）三种。 11．接触器的工作原理：接触器电磁线圈（通电）后，在铁芯中产生（磁通），于是在衔铁气隙处产生（电磁吸力），将衔铁吸合。 12．额定电压指（接触器主触头之间）的正常工作电压值，该值标注在接触器铭牌上。 13．额定电流指（接触器主触头之间）正常工作电流值。 14. 接触器不吸合或吸不足（触头已闭合而铁芯尚未完全吸合）有可能（电源电压过低），或（铁芯机械卡阻）。 15. 线圈断电后接触器不释放或释放缓慢的原因有（触头熔焊）或者（机械卡阻）。 16. 铁芯噪声过大的原因有（铁芯极面有油污），（磨损不平触头）（弹簧压力过大），（铁芯机械受阻）。 17. 中间继电器的动作时间。有（吸合时间）与（释放时间）两种。 18. 一般电磁式继电器动作时间为（０．０５～０．２ｓ）。 19. 电磁式中间继电器实质上是一种（电压继电器），其特点是触头数量较多，用在电路中起（增加触头数量）和（起中间放大作用） 20. 按电磁式中间继电器线圈电压种类不同可分为（直流中间继电器）与（交流中间继电器）。 21.延时继电器是输入信号输入后，（经一段延时），输出才作出反应。 22.对于电磁式时间继电器，当电磁线圈输入电压或电流，（经一段时间），输出的触头才动作。 23.时间继电器按其动作原理可分为（电磁阻尼式）、（空气阻尼式）等 24.按延时方式可分为（通电延时型）和（断电延时型）。 25.热继电器是（电流流过发热元件）产生的热量使检测元件（受热弯曲），推动（机构动作）的一种保护电器。 26.由于热继电器发热元件具有热惯性，所以在电路中不能做（瞬时）过载保护，更不能做（短路保
1. 在P 衬底硅片上设计的PMOS 管可以分为n+层、SiO 2层、多晶硅层、金属层和N 井层。 2. 在集成电路设计中，制造厂商所给的工艺中有R □为它成为（方块电阻）。 3. MOS 管元件参数中的C ox 是栅极单位面积所具有的（电容值）。 4. 对于NMOS 而言，工作在饱和区中，其漏电流I D 等于（21()2D P ox GS TH W I C V V L μ= -），不能使用β或K 来表示。 5. 对于PMOS 而言，工作在饱和区中，其漏电流I D 等于 （21(||)2D P ox SG TH W I C V V L μ=--），不能使用β或K 来表示。 6. 对于工作在饱和区的NMOS 而言，其g m 等于（2D m GS TH I g V V =-），只能有I D 和过 驱动电压表示。 7. 对于工作在饱和区的NMOS 而言，其g m 等于（m g =），只能有I D 、W 、L 以及工艺参数表示。 8. 根据MOS 管特征曲线划分的四个工作区域，可以作为MOS 电阻的区域为（深度三极管区）。 9. 根据MOS 管特征曲线划分的四个工作区域中，可以作为电流源的区域为（饱和区）。 10. 对于NMOS 而言，导电沟道形成，但没有产生夹断的外部条件为（V DS 小于V GS -V TH ）。 11. 差动信号的优点，能（有效抑制共模噪声），增大输出电压摆幅，偏置电路更简单和输出线性度更高。 12. 分析MOS 共栅放大电路，其电流增益约等于（1）。 13. 差动信号的优点，能有效抑制共模噪声，增大输出电压摆幅，偏置电路更简单和（输出线性度更高）。 14. 共源共栅电流镜如下图所示，当V X 电压源由大变小的过程中，M2和M3管，（M3）先退出饱和区。
集成电路设计系列第2章集成电路发展史
本章概要 2.1 集成电路的发明 2.2 微处理器的发展 2.3 摩尔定律 2 2.4 今天的IC
年德国科学家Ferdinand 1874年，德国科学家Ferdinand Braun 发现在一定的条件下，晶体能够单向传导电流并将这种现象能够单向传导电流，并将这种现象称为“整流（rectification ）。 年意大利人G i l M i 3 1895年，意大利人Gugielmo Marconi 发明了利用电波传输信号的新技术，成为无线通信的开端晶体探测器首成为无线通信的开端。晶体探测器首次被用于无线电接收机中，用于从载波中提取有用信号称之为“检波”波中提取有用信号，称之为检波。
1904年，英国科学家John Ambrose Fleming，发明了第一只电子管，被称为 Fleming Valve。 “Fleming Valve” 4 这只电子管只有阴极和阳极两个电极。他通过研究 ，将个有用信号调制到从阴极到阳极的 Edison Effect，将一个有用信号调制到从阴极到阳极的 直流电流之上。
5 1906年，美国科学家Lee de Forest 给电子管加一个电极（称为栅极）， 从而使电子管具有了放大的能力， 可以视作为晶体管的前身。
机械计算装置 英国剑桥大学教授 Charles Babbage于1932 Ch l B bb 年设想，1934年开发 被称为差动引擎 （Difference Engines） 采用十进制 6 可完成加、减、乘、除 有25000个机械部件，总 成本17470英镑
集成电路设计基础复习提纲 一EDA常用命令 ls 显示当前目录下的文件和路径。Pwd显示当前文件的绝对路径.。Cd进入指定目录。More显示文件内容。Cp拷贝。Mkdir创建目录。tar 打包。zip压缩。unzip解压。ftp传送文件。 二基本概念 1版图设计 CIW命令解释窗口, Library 库，Reference Library相关库, Library Path库路径，Cell单元，View视图，Techfiler.tf工艺文件, cds.lib库管理文件, techfile.cds ASCII 文件，LSW图层选择窗口，display.drf图层显示文件。LayerPurpose Pair层次用途配对，Cellview Attributes and Properties单元视图属性，Instance单元，Snap Mode 光标按钮画线条或图形的模型。Stream。数据流（一个标准数据格式用在cad系统间传递物理设计数据） parameterized cells，参数化单元。Flatten，打平 设计方法 1 CIC设计流程 ①设计规划。②建库。③原理图输入。④电路仿真。⑤单元模块版图。⑥TOP 版图。⑦验证。⑧输出GDSII。⑨制掩膜。⑩流片封装测试。 2CIC建库的步骤，工艺文件和显示文件的使用。 建库进入设计项目所在的文件夹，打开名利窗口输入icfb，在ciw菜单栏中选择file-creat-creat new library，选择要连接的Techfiler.tf或者选择相应库作为链接库，后根据指示完成余下的操作 工艺文件p1-40说明图层连接，等效连接，不可被重叠，自动布线，设计规则等情况 ciw-technology-file-dump ,design,layout definations,ascll 命名.Tf，ok;/techpurposes /techlayers;/techdisplays;/techlayerpurposepriorities(图层目的优先)；：q！（保存退出）：wq！（写后保存退出）；/ptap File-load 显示文件的使用：在显示资源编辑窗口里编辑并保存（display。drf）长期有效 添加新包，先编辑显示文件再在显示资源编辑窗口里编辑其填充等；file—save；tools-display resources-mergefile;分配图层目的配对。 3单元版图绘图方法及编辑基本方法， 新建，根据设计要求选择图层用不同的绘图命令绘制和按参数编辑、连接，测试4绘图及编辑常用命令的使用： Create— Rectangle 。create-rectangle left点拉升点 Instance、create-instance(名字不可改)填写库cell view 坐标等 Path、create-path 1点2点+回车/双击 Pcell、edit-hierarchy（分层）-make cell 填写，画长方形区域，ok Polygon、create- Polygon（F3），选择图层，点，点等，回车 Conics create-arc，点，点，点回车
数字集成电路设计课程教学大纲 英文名称：Digital Integrated Circuits 课程编码：B09062 课程类别：必修 学分数：48 学时数（理论、实验分别表示）：48/0 周学时：3 课内学时/课外学时：1/1 授课学期：第六学期 适用专业：电子科学与技术 先修课程：微电子物理基础、数字电路与系统 考核方式：闭卷考试 一、教学目的要求。 本课程是电子科学与技术专业四年制本科生的一门必修课。通过学习，使学生能掌握数字CMOS 集成电路的基本原理及其分析与设计方法，了解集成电路的发展动态，初步熟悉集成电路的设计流程。 二、课程主要内容及基本要求。（标“*”者为重点内容；标“△”者为难点）（一）TTL集成电路 分析：TTL集成电路的基本电路。 （二）TTL集成电路版图设计*△ TTL集成电路版图设计规则、设计要求。 （三）NMOS逻辑集成电路 NMOS的直流特性、瞬态特性和功耗。 （四）CMOS逻辑电路△* CMOS逻辑门的构成特点；CMOS与非门和或非门的分析及其设计；组合逻辑电路的设计；类NMOS电路；传输门逻辑电路计。 （五）MOS集成电路版图设计△ MOS集成电路版图设计、设计要求。
（六）双极电路的基本器件结构 双极电路的基本器件结构、应用举例。 （七）MOS电路的基本器件结构* MOS电路的基本器件结构、举例分析。 （八）MOS电路的分析△* MOS电路的直流分析、交流分析等。 （九）版图设计*△ VLSI的设计方法；门阵列和标准单元设计方法；版图设计。 三、课程主要环节及时数分配见下表： 四、教学的深度与广度 通过本课程的授课，使学生掌握双极和MOS两种工艺条件下的数字电路的设计和分析方法。分析部分包括器件结构、电气参数和电路功能的分析；设计部分包括双极和MOS基本组合电路和时序电路的设计及其对应的版图设计。五、对知识、能力结构、综合素质的要求 了解数字集成电路的设计与分析，包括TTL集成电路、TTL集成电路版图设计、NMOS逻辑集成电路、CMOS逻辑电路、MOS集成电路版图设计、对双