问答：
Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A
Design: top
Reference: ADD DFF
Cell: U1 U2
Port: A B clk sum
Pin: A B D Q
Net: A B SIN
Set_load 5 [get_nets A]
why do we not choose to operate all our digital circuits at these low supply voltages?
答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的
延时加大
2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数
（如晶体管阈值）的变化就变得越来越敏感
3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部
噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感）问道题：
1. CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管
2. 什么是亚阈值电流，当减少VT时，VGS =0时的亚阈值电流是增加还是减
少？
3. 什么是速度饱和效应
4. CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什
么？
5. 如何减少门的传输延迟？ P203
6. CMOS电路中有哪些类型的功耗？
7. 什么是衬垫偏置效应。
8. gate-to-channel capacitance CGC,包括哪些部分
VirSim有哪几类窗口
3-6. Given the data in Table 0.1 for a short channel NMOS transistor with
VDSAT = 0.6 V and k′=100 μA/V2, calculate VT0, γ, λ, 2|φf|, and W / L:
解答:
对于短沟道器件：
在选择公式的时候，首先要确定工作区域，表格中的所有VDS均大于VDSAT，所以不可能工作在线性区域。如果工作在饱和区域则：
VT 应该满足 : VGS-VT 2-VT<0.6 1.4 这是不可能的，所以可以假设所有的数据都是工作在速度饱和区域所以： 由 1&2 () 所以 1,2,3是在速度饱和区 由 2&3 由 2&4 1297/1146=[（2-Vt0）x0.6-o.62/2]/[(2-Vt)x0.6-0.62/2] Vt=0.587V 由 2 &5 Vt=0.691V 这两个值都满足 Vt<1.4, 所以表中的数据都是工作的速度饱和状态 由4 &5 和 可以计算出 和 得到 W/L=1.5 3-7 Giv en Table 0.2 ,the goal is to derive the important device parameters from these data points. As the measured transistor is processed in a deep-submciron technology, the‘unified model’ holds. From the material constants, we also could determine that the saturation voltage VDSAT equals -1V. You may also assume that -2ΦF = -0.6V. NOTE: The parameter values on Table 3.3 do NOT hold for this problem. a. Is the measured transistor a PMOS or an NMOS device? Explain your answer. b. Determine the value of VT0. c. Determine γ. d. Determine λ. e. Given the obtained answers, determine for each of the measurements the operation region of the transistor (choose from cutoff, resistive, saturated, and velocity saturated). Annotate your finding in the right-most column of the above. 解答: a) 这是 PMOS 器件 b) 比较各表中的值知道1，4为工作在速度饱和状态由 1&4 Vt0=0.5V c) 由 1&5和上面求出的Vt0的值: 1，5工作在速度饱和区域则： （-84.375）/(-72.0)=[（-2.5-Vt0）*(-1)-12/2]/[(-2.5-Vt)*(-1)-12/2] 求出Vt，代入下面公式： 求出： γ=0.538V1/2 d)由 1&6，因为1，6均工作在速度饱和区域: λ=0.05V-1 e)1-vel. Sat, 2-cutoff, 3-saturation , 4-5-6 vel. Sat, 7-linear 3-8An NMOS device is plugged into the test configuration shown below in Figure 0.4. The input Vin =2V. The current source draws a constant current of 50 μA. R is a variable resistor that can assume values between 10k? and 30 k?. Transistor M1 experiences short channel effects and has following transistor parameters: k’ = 110*10-6 V/A2, VT = 0.4 , and VDSAT = 0.6V. The transistor has a W/L = 2.5μ/0.25μ. For simplicity body effect and channel length modulation can be neglected. i.e λ=0, γ=0. . a. When R =10k? find the operation region, VD and VS. b. When R= 30k? again determine the operation region VD, VS c. For the case of R = 10k?, would VS increase or decrease if λ≠ 0. Explain qualitatively 解答: 1)当 R=10k, VD=VDD-IR VD=2.5-50x10-6x104=2.5-0.5=2V 假设器件工作在饱和区 ( 需要以后验证)则： =0.3V 所以 VGS=0.3+0.4=0.7V VS=2-0.7=1.3V Vmin=min(VGS-Vt, VDSAT, VDS)=min(0.3,0.6,0.7)=VGS-Vt 所以是饱和区 VD=2V VS=1.3V saturation operation b) VD=2.5-30x103x50x10-6=2.5-1.5=1V assume linear op: Min(VGS-VT,VDS,VDSAT)=min((1-0.93-0.4).0.07,0)=VDS SO linear c) increas e , R = 10k? R变化，则VD必须变化以保持电流稳定，试图增加电流，而为了恒定电流值，VGS必须减小，即VS必须增加 1、（10）P137 Assume an inverter in the generic 0.25 mm CMOS technology designed with a PMOS/NMOS ratio of 3.4 and with the NMOS transistor minimum size (W = 0.375 mm, L = 0.25 mm, W/L =1.5). VM = 1.25 V, please compute VIL, VIH, NML, NMH . the process parameters is presented in table1 由此可以得到VIL, VIH, NML, NMH: 因为VIH=VM-VM/g , VIL=VM+(VDD-VM)/g NMH=VDD-VIH , NML=VIL VIL=1.2V, VIH=1.3V, NML=NMH=1.2 5.3、For the inverter of Figure 1 and an output load of 3 pF，at Vout=2.5V, IDVsat=0.439mA, at Vout=1.25V, IDvsat=0.41mA fig 1 a. Calculate t plh, t phl, and tp. b. Are the rising and falling delays equal? Why or why not? 解答： t pLH =0.69RLCL= 155 nsec. 对于tpHL:首先计算 Ron for Vout at 2.5V and 1.25V. 因为 Vout=2.5V, IDVsat=0.439mA 所以 Ron= 5695 当 Vout=1.25V, IDvsat=0.41m 所以Ron= 3049. 这样， Vout=2.5Vand Vout=1.25V 之间的平均电阻 Raverage=4.372k. t pLH=0.69RaverageCL=9.05nsec. t p=av{t pLH, t pHL}=82.0nsec b. Are the rising and falling delays equal? Why or why not? Solution t pLH >> t pHL 因为 RL=75k远大于有效线性电阻 effective linearized on-resistance of M1. 5-5 The next figure shows two implementations of MOS inverters. The first inverter uses only NMOS transistors.Calculate VOH, VOL, VM for each case. 有的参数参考表1 解答： 电路 A. VOH: 当 M1关掉， M2 的阈值是: 当下面条件满足的时候，M2将关闭: 所以 VOUT=VOH=1.765V VOL: 假设VIN=VDD=2.5V. 我们期望 VOUT 为低, 因此我们可以假设M2工作在速度饱和区，而M1工作在线性区域. 因为 ID1= ID2 , 所以 VOUT=VOL=0.263V, 假设成立 VM: 当VM=VIN=VOUT. 假设两晶体管均工作在速度饱和区域, 我们得到下面两个方程: 设 ID1=ID2, 得到 VM=1.269V 电路 B. 当 VIN=0V, NMOS 关掉，PMOS 打开，并把VOUT拉到VDD, so VOH=2.5. 同样, 当VIN=2.5V, the PMOS关掉，NMOS 把 VOUT拉到地, 所以VOL=0V. 为了计算 VM ： VM=VIN=VOUT. 假设两晶体管均工作在速度饱和区域，可以得到下面两组方程. 设 ID3+ ID2 =0 ,可以得到r VM = 1.095V. 所以假设两晶体管均工作在速度饱和区域是正确的. 5-7 Consider the circuit in Figure 5.5. Device M1 is a standard NMOS device. Device M2 has all the same properties as M1, except that its device threshold voltage is negative and has a value of -0.4V. Assume that all the current equations and inequality equations (to determine the mode of operation) for the depletion device M2 are the same as a regular NMOS. Assume that the input IN has a 0V to 2.5V swing. ( VDSAT=0.63v) a. Device M2 has its gate terminal connected to its source terminal. If VIN = 0V, what is the output voltage? In steady state, what is the mode of operation of device M2 for this input? b. Compute the output voltage for VIN = 2.5V. You may assume that VOUT is small to simplify your calculation. In steady state, what is the mode of operation of device M2 for this input? 解答a 当VIN = 0V ， M1则关掉. M2开，因为 VGS=0 > VTn2.所以没有电流通过 M2, M2的源漏电压等于0，故M2工作在线性区域，所以VOUT=2.5V. Solution b 假设 M1工作在线性区域， M2工作在速度饱和区域，这就意味： 因为Vout很小，所以可以忽略V2out/2,所以可以得到 因此我们的假设是合理的。 5-15Sizing a chain of inverters. a. In order to drive a large capacitance (CL = 20 pF) from a minimum size gate (with input capacitance Ci = 10fF), you decide to introduce a two-staged buffer as shown in Figure ， Assume that the propagation delay of a minimum size inverter is 70 ps. Also assume that the input capacitance of a gate is proportional to its size. Determine the sizing of the two additional buffer stages that will minimize the propagation delay. b. If you could add any number of stages to achieve the minimum delay, how many stages would you insert?What is the propagation delay in this case? 解答a : 当每个buffer的延迟相等的时候，可以得到最小延迟时间.此时每个buffer的尺寸系数分别为 f, f2 解答 b: 最小延迟时间发生在 f = e的时候，因此 6-1 Implement the equation using complementary CMOS. Size the devices so that the output resistance is the same as that of an inverter with an NMOS W/L = 2 and PMOS W/L = 6. Which input pattern(s) would give the worst and best equivalent pull-up or pull-down resistance? 解答：因为 最坏的上拉电阻发生在，只有一个通路存在output node to Vdd. 如： ABCDEFG=1111100 and 0101110. 最好的上拉电阻发生在： ABCDEFG=0000000. 最坏的下拉电阻发生在，只有一个通路存在output node to GND. 如： ABCDEFG=0000001 and 0011110. 最好的下拉电阻发生在： ABCDEFG=1111111. 5章 Assume an inverter in the generic 0.25 m CMOS technology designed with a PMOS/NMOS ratio of 3.4 and with the NMOS transistor minimum size (W = 0.375 mm, L = 0.25 mm, W/L =1.5). Please compute VIL, VIH, NML, NMH the process parameters is presented in table1 解：我们首先计算在VM (= 1.25 V)的增益 所以： VIL=1.2V, VIH=1.3V, NML=NMH=1.2 1.How to deduce that the propagation delay of a gate ? p203 ? Keep capacitances(CL) small ? Increase transistor sizes(W/L) ? Increase VDD (see figure 5.22) 减小CL: 增加晶体管的W/L，提高VDD 2.Determine the sizes of the inverters in the circuit of Figure 5.22, such that the delay between nodes Out and In is minimized. You may assume that CL = 64 Cg,1 P210 Figure 5.22, 3.For the circuit of Figure 4.11, assume that a driver with a source resistance of is used to drive a 10 cm long, 1 mm wide Al1 wire. And assume that the total lumped capacitance for this wire equals 11 pF. When applying a step input(with Vin going from 0 to v), please compute the propagation delay of the circuit. P151 Figure 4.11 解答： 4 please analyze intrinsic capacitances of MOSFET transistor ,write out three sources of it, and draw out MOSFET transistor capacitance model. P112 答：基本的MOS结构，沟道电荷以及漏和源反向偏置pn结的耗尽区。电容器件模型如下： 5 .please write out the expression of equivalent resistance Req of the circuit in Figure 1 when (dis)charging a capacitor. Assuming that the supply voltage VDD is substantially greater than the velocity-saturation voltage VDSAT of the transistor. the channel-length modulation factor ()cannot be ignored in this analysis, are known parameters . P105 解答： Program 1. please write out verilog code and test bench for a 4 bit up-counter Module counter (clk, reset, enable,count); Input clk, reset, enable; Output[3:0] count; Reg[3:0] count; Always @ (posedge clk) If (reset==1’b1) Count <=0; Else if (enable==1’b1) Count <=count +1; Endmodule Module counter_tb; Reg clk, reset, enable; Wire[3:0] count; Counter U0(clk, reset, enable, count); Initial Begin Clk=0; Reset=0; Enable=0; End Always #5 clk=!clk; initial begin $monitor($time, , , “clk=%d reset=%d enable=%d count=%d”, clk,reset,enable,count); #100 $finish end endmodule 2. please write out verilog code and test bench for a bit full adder Module addbit (a, b, ci ,sum, co ); Input a,b,ci; Output sum.co; Wire a,b,ci,sum,co; Assign {co,sum}=a+b+ci ; Endmodule module test_for_addbit; reg a, b, ci ; addbit u1(a, b, ci ,sum, co); initial begin a = 0; b = 0; ci=0; #10 a = 0; b = 0; ci=1; #10 a = 0; b = 1; ci=0; #10 a = 0; b = 1; ci=1; #10 a = 1; b = 0; ci=0; #10 a = 1; b = 0; ci=1; #10 a = 1; b = 1; ci=0; #10 a = 1; b = 1; ci=1; #10 $finish; end initial $monitor( $time, “ a=%b b=%b ci=%b sum=%b co=%b”,a,b,ci,sum, co ); endmodule 3.please write out verilog code and test bench for 4-1 MUX module mux (a,b,c,d,sel,y); input a,b,c,d ; input[1 :0]sel ; output y; reg y; always @ (a or b or c or d or sel) case (sel) o: y=a; 1:y=b; 2: y=c; 3 : y=d ; Default :$display(“error in sel ?); Endcase Endmodule module test_for_mux; reg a,b,c,d,sel; // 调用DUT mux u1(a,b,c,d,sel,y); // 产生测试激励信号 initial begin a = 0; b = 1; c=0;d=0;sel = 01; #10 a = 1;b=0;sel=00; #10 c = 1;a=0; sel=10; #10 c=0;d=1;sel=11; #10 a = 1;b=0;sel=01; #10 c = 1;a=0; sel=11; #10 $finish; end // 检测输出信号 initial $monitor( $time, “ a=%b b=%b c=%b sel=%b y=%b”, a,b,c,d,sel,y ); endmodule 4 please write out verilog code and test bench for a 4 bit half adder Module adder (a,b,sum,carry) Input[3:0] a,b; Output[3:0]sum; Output carry; Reg[3:0] sum; Reg carry; Always @ ( a or b) Begin {carry, sum}=a+b; End Endmodule module test_for_adder; reg[3:0] a, b; // 调用DUT adder u1(a,b,sum,carry); // 产生测试激励信号 initial begin a = 4’b0000; b = 4’b000 1; #10 a = 4’b0001; b = 4’b100 1; #10 a = 4’b0010; b = 4’b010 1; #10 a = 4’b0100; b = 4’b100 1; #10 a = 4’b1000; b = 4’b110 1; #10 a = 4’b1001; b = 4’b111 1; #10 a = 4’b1100; b = 4’b1010; #10 a = 4’b1101; b = 4’b0011; #10 $finish; end // 检测输出信号 initial $monitor( $time, “ a=%b b=%b sum=%b carry=%b”, a,b, sum, carry); Endmodule 第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。 4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。 数字电路教案 本课程理论课学时数为70，实验24学时。各章学时分配见下表： 第一章逻辑代数基础 【本周学时分配】 本周5学时。周二1~2节，周四3~5节。 【教学目的与基本要求】 1、掌握二进制数、二—十进制数（主要是8421 BCD码） 2、熟练掌握逻辑代数的若干基本公式和常用公式。 3、熟练掌握逻辑函数的几种表达形式。 【教学重点与教学难点】 本周教学重点： 1、绪论：重点讲述数字电路的基本特点、应用状况和课程主要内容。 2、逻辑代数的基本运算：重点讲述各种运算的运算规则、符号和表达式。 3、逻辑代数的基本公式和常用公式：重点讲述逻辑代数的基本公式与普通代数公式的区别，常用公式的应用背景。 4、逻辑函数的表示方法：重点讲述各种表示方法的特点和相互转换方法。 本周教学难点： 反演定理和对偶定理：注意两者之间的区别、应用背景和变换时应注意的问题。【教学内容与时间安排】 一、绪论（约0.5学时） 1、电子电路的分类。 2、数字电路的基本特点。 3、数字电路的基本应用。 4、本课程的主要内容； 5、本课程的学习方法和对学生的基本要求。 二、数制与码制（约1.5学时）（若前置课程已学，可作简单复习0.5学时） 1、几种不同进制（二、八、十、十六进制）。 2、几种不同进制相互转换。 3、码制（BCD码）。 三、逻辑代数 1、基本逻辑运算和复合逻辑运算：与、或、非运算是逻辑代数的基本运算；还可以形成其他复合运算，常用的是与非、或非、与或非、异或、同或运算。（约0.5学时） 2、常用公式（18个）（约0.5学时） 3、基本定理（代入定理、反演定理、对偶定理）（约0.5学时） 4、逻辑函数的概念及表示方法（约0.5学时） 5、逻辑函数各种表示方法间的转换：常用的转换包括：函数式←→真值表；函数式←→逻辑图（约1学时） 数字电子技术基础教案 太原工业学院 第1章逻辑代数基础 目的与要求： 熟练掌握基本逻辑运算和几种常用复合导出逻辑运算；熟练运用真值表、逻辑式、逻辑图来表示逻辑函数。 重点与难点： 重点：三种基本逻辑运算和几种导出逻辑运算；真值表、逻辑式、逻辑图之间的相互转换。难点：将真值表转换为逻辑式。 所谓数字电路，就是用0和1数字编码来表示和传输信息的系统，即信息数字化（时代）。 数字电路与传统的模拟电路比较，其突出的优点是：（如数字通 信系统）抗干扰能力强、保密性好、计算机自动控制、（数字测量 仪表）精度高、智能化、（集成电路）可靠性高、体积小等。 数字电子技术基础，是电子信息类各专业的主要技术基础课。 1、1概述 一、模拟量（时间、温度、压力、速度、流量）：时间上和幅值上 连续变化的物理量； 模拟信号（正弦交流信号）：表示模拟量的信号。 数字量：时间上和幅值上都不连续变化的物理量（工厂中生产的产品个数）； 数字信号、数字电路。 数字电路中的数字信号 采用0、1两种数值（便于实现）（位bit 、拍） 0、1表示方法：电位型：电位高低（不归零型数字信号） 脉冲型：有无脉冲（归零型数字信号） 二、数制及其转换 由0、1数值引入二进制及其相关问题。 常用数制：举例：十进制、二进制（双）、七进制（星期）、 十二进制（打）等。 特点：基数：数制中所用数码的个数； 位权。 1． 十进制数 基数：10 位权：n 10 表达式：10)(N =（P2 式1-1）=i n m i i a 101 ?∑--= （1-1） 推广到任意进制R ： 基数：R 位权：n R 表达式：R N )(=（P2 式1-2）=i n m i i R a ?∑--=1 （1-2） 2． 二进制数 表达式：2)(N =（P3 式1-3）=i n m i i a 21 ?∑--= （1-3） 位权：以K 为单位；按二进制思维（如1000个苹果问题）； 例如：（1101.01）2= 0-16对应的二进制数 特点：信息密度低，引入八、十六进制。 3． 八进制、十六进制 八进制： 基数：8（0-7） 位权：n 8 表达式：8)(N == i n m i i a 81?∑--= （ 1-4） 十六进制： 基数：16（0-9，A ，B ，C ，D ，E ，F ） 位权：n 16 表达式：16)(N ==i n m i i a 161?∑--= 特点：和二进制有简单对应关系；信息密度高，便于书写。 4． 不同进制数的转换 ⑴ R →十：按位权展开，再按十进制运算规则运算。 例1-1、1-2、1-3（P4） ⑵ 十→R ：分两步 整数部分：除R 取余，注意结束及结果； 小数部分：乘R 取整，注意精度及结果； 结果合并： ⑶ R=2k 进制之间的转换 二?八：3位?1位， 二?十六：4位?1位， 八?十六：以二进制为过度， 5． 进制的另一种表示方法： B （inary ）----二； H(exadecimal)----十六； D(ecimal)----十； O----八 三、二—十进制代码（BCD 代码） 数字电路课程设计 一、概述 任务：通过解决一两个实际问题，巩固和加深在课程教学中所学到的知识和实验技能，基本掌握常用电子电路的一般设计方法，提高电子电路的设计和实验能力，为今后从事生产和科研工作打下一定的基础。为毕业设计和今后从事电子技术方面的工作打下基础。 设计环节：根据题目拟定性能指标，电路的预设计，实验，修改设计。 衡量设计的标准：工作稳定可靠，能达到所要求的性能指标，并留有适当的裕量；电路简单、成本低；功耗低；所采用的元器件的品种少、体积小并且货源充足；便于生产、测试和维修。 二、常用的电子电路的一般设计方法 常用的电子电路的一般设计方法是：选择总体方案，设计单元电路，选择元器件，计算参数，审图，实验（包括修改测试性能），画出总体电路图。 1．总体方案的选择 设计电路的第一步就是选择总体方案。所谓总体方案是根据所提出的任务、要求和性能指标，用具有一定功能的若干单元电路组成一个整体，来实现各项功能，满足设计题目提出的要求和技术指标。 由于符合要求的总体方案往往不止一个，应当针对任务、要求和条件，查阅有关资料，以广开思路，提出若干不同的方案，然后仔细分析每个方案的可行性和优缺点，加以比较，从中取优。在选择过程中，常用框图表示各种方案的基本原理。框图一般不必画得太详细，只要说明基本原理就可以了，但有些关键部分一定要画清楚，必要时尚需画出具体电路来加以分析。 2．单元电路的设计 在确定了总体方案、画出详细框图之后，便可进行单元电路设计。 （1）根据设计要求和已选定的总体方案的原理框图，确定对各单元电路的设计要求，必要时应详细拟定主要单元电路的性能指标，应注意各单元电路的相互配合，要尽量少用或不用电平转换之类的接口电路，以简化电路结构、降低成本。 理论课授课教案 教学过程和内容 时间分配 与教法1．由D触发器构成的数码寄存器 （1）电路组成 图5-1 单拍工作方式的数码寄存器 CP：接收脉冲（控制信号输入端) （2）工作原理 当CP↑时，触发器更新状态，Q3Q2Q1Q0=D3D2D1D0，即接收输入 数码并保存。 单拍工作方式：不需清除原有数据，只要CP↑一到达，新的数据就会存 入。 常用4D型触发器74LS175、6D型触发器74LS174、8D型触发器74LS374 或MSI器件等实现。 2．由D型锁存器构成的数码寄存器 （1）锁存器的工作原理 送数脉冲CP为锁存控制信号输入端，即使能信号（电平信号）。 ②当CP=1时，D数据输入不影响电路的状态，电路锁定原来的数据。 即当使能信号结束后（锁存），数据被锁住，输出状态保持不变。 二、移位寄存器 移位寄存器除了具有存储数码的功能外，还具有移位功能。 移位功能：寄存器中所存数据，可以在移位脉冲作用下逐位左移或右移。 在数字电路系统中，由于运算（如二进制的乘除法）的需要，常常要求 实现移位功能。 1．单向移位寄存器：是指仅具有左移功能或右移功能的移位寄存器。 教学过程和内容 时间分配 与教法1）右移位寄存器 ①电路组成 图5-4 4位右移位寄存器 串行输入 同步时序逻辑电路 ②工作过程（仿真运行图5－4电路。） 将数码1101右移串行输入给寄存器（串行输入是指逐位依次输入）。 在接收数码前，从输入端输入一个负脉冲把各触发器置为0状态（称为清零）。 ④时序图 CP顺序输入D SR输出 0 1 0 0 0 0 1 1 1 0 0 0 2 0 1 1 0 0 3 1 0 1 1 0 4 0 1 0 1 1 5 0 0 1 0 1 6 0 0 0 1 0 7 0 0 0 0 1 8 0 0 0 0 0 Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息 皖西学院教案 学年第学期 课程名称数字电子技术 授课专业班级电气 授课教师张斌 职称副教授 教学单位机电学院 教研室 学期授课计划说明 单元教案 分教案 从集成度不同 数字集成电路可分为小规模、中规模、大规模、超大规模和甚大规模五类。 、数字集成电路的特点 )电路简单,便于大规模集成,批量生产 )可靠性、稳定性和精度高,抗干扰能力强 )体积小,通用性好,成本低. )具可编程性,可实现硬件设计软件化 )高速度低功耗 )加密性好 、数字电路的分析、设计与测试 ()数字电路的分析方法 数字电路的分析:根据电路确定电路输出与输入之间的逻辑关系。 分析工具：逻辑代数。 电路逻辑功能主要用真值表、功能表、逻辑表达式和波形图。 () 数字电路的设计方法 数字电路的设计:从给定的逻辑功能要求出发，选择适当的逻辑器件，设计出符合要求的逻辑电路。 设计方式:分为传统的设计方式和基于软件的设计方式。 模拟信号与数字信号 . 模拟信号 时间和数值均连续变化的电信号，如 正弦波、三角波等 、数字信号 在时间上和数值上均是离散、幅值只有和两种状态的信号。 数字电路和模拟电路：工作信号，研究的对象不同，分析、设计方法以及所用的数学工具也相应不同 教学内容纲要备注、模拟信号的数字表示 由于数字信号便于存储、分析和传输，通常都将模拟信号转换为数字信 号. →模数转换。 数字信号的描述方法 、二值数字逻辑和逻辑电平 二值数字逻辑：、数码表示数量时称二进制数，表示事物状态时称二值逻 辑。 表示方式：、在电路中用低、高电平表示、两种逻辑状态 、数字波形 数字波形是信号逻辑电平对时间的图形表示。 比特率每秒钟转输数据的位数 ()数字波形的两种类型:归零型和非归零型 ()周期性和非周期性 ()实际脉冲波形及主要参数 ()时序图表明各个数字信号时序关系的多重波形图。 课后作业 学生情况分析 该门课程所授对象是电子20和电子22班，两个班的学生都接近50人，均为二年一期学生。该批学生已经学习了《电子技术基础》的模拟电路的大部分，对专业都有了较为全面的了解，对专业课的学习方法都有一定的掌握，并学习过《电工基础》课程且有部分同学通过了电工证的考试，还学习过电子技能训练，掌握了基本工具的使用，具备一定的制作能力并有浓厚的兴趣。他们都还处于入门期，对知识的渴望较高，对专业课的反映很好。这些都是有利的方面。 不利的方面也是有的，诸如存在学生之间发展不平衡：有的课外参加过制作培训，甚至有少部分同学对电视机维修都有较好的掌握，而有同学对起码的制作还没入门，更有甚者有学生还不会使用万用表。还存在班级发展不平衡：由于电子20班与电子22班在以前的授课中专业老师不一样，各任课教师的侧重点也各不相同，使得班级之间有各方面的差异。随着《电子技术基础》一年二期的学习，有部分同学产生了畏难情绪，失去了学习兴趣。这两个班都有少部分同学是从电子23班转入的，在学生不平衡方面就尤为明显。 当然，教学过程本身就是要针对学生的不同状况做出相应的布置，让学生能学有所获。在对教材处理上，在教学方法上，在教学辅导等等各教学环节上都要有针对性的去解决问题，达到建立学生的学习兴趣，构成学生的知识个性。使学生能成为社会的中等技术工人，并具备后绪发展能力。 教材分析 该课程选用的由张龙兴主编的《电子技术基础》，由高等教育出版社出版，是教育部规划教材。全书分两篇，第一篇模拟电路基础，第二篇数字电路基础。第一篇学生已经在一年二期学习了大部分内容，只有集成运放一节没有学习。第二篇数字电路包括逻辑门电路、数字逻辑基础、组合逻辑电路、集成触发器、时序逻辑电路、脉冲的产生和整形电路、数模和模数转换、智能化电子系统简介八个章节。 在教学中不可能面面具到，就需要适度的对教材进行处理，只能以部分为重点，根据学生的实际情况和教材内容，在教学中侧重于逻辑门电路（8课时）、数字逻辑基础（10课时）、组合逻辑电路的教学（14课时）、集成触发器（16课时）、时序逻辑电路（16课时）；对脉冲波形的产生和整形电路让学生了解性掌握（4课时）。对于智能化电子系统简介、数模和模数转换章节由于内容太深，太抽象学生不易掌握，不予讲解，但在大学阶段又有较多的应用，故就鼓励学生进行自学，对于不懂的内容个别辅导。所授内容共68课时（共需17周），由于时间限制，对其他相关内容只能利用课余时间进行辅导以扩宽学生的知识面。故要求学生能利用课余时间去阅读相关资料，来达到学以至用的目的。《电子技术基础》虽然是一门基础课，但他的应用还是相当广泛的，故在教学中也应该认识到这一点，以指导学生利用所学知识灵活运用。 哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日 实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图 教学大纲 课程名称数字电子技术课程设计课程负责人 开课系部机电工程系 教研室电气自动化 二0一四年四月一日 《数字电子技术课程设计》教学大纲 一、课程基本信息 课程编号： 课程名称：数字电子技术课程设计 英文名称：A Course Design on Digital Electronic Technology 适用专业：电气工程及其自动化类专业 先修课程：电路原理、模拟电子技术、数字电子技术 课程性质：专业基础课 设计周数：1周 学分：1分 二、课程设计的性质、目的和任务 数字电子技术课程设计是电路分析、模拟电子技术、数字电子技术等课程之后的一门理论与实践相结合的综合设计性课程，目的在于提高和增强学生对电子技术知识的综合分析与应用能力。这对于提高学生的电子工程素质和科学实验能力非常重要，是电子技术人才培养成长的必由之路。数字电子技术课程设计应达到以下目的： （1）加深对所学理论知识的理解，并能将其熟练应用，做到理论与实际相结合； （2）学会查寻资料、方案比较，以及设计计算及制作调试等环节，进一步提高分析解决实际问题的能力； （3）要求学生根据技术指标进行理论设计，并制作调试完成，培养学生分析问题、解决问题的实践能力。 对本次课程设计，原则上指导老师只给出大致的设计要求，在设计思路上不框定和约束同学们的思维，所以同学们可以发挥自己的创造性，并力求设计方案凝练可行、思路独特、效果良好。 三、课程设计的内容 以《电路分析》、《模拟电子技术》和《数字电子技术》等课程中所涉及到的电阻、电容、电感元件、无源滤波电路、变压器、二极管、三极管、场效应管及 基本放大电路、功率放大电路、集成运算放大电路、信号发生器、直流电源、门电路及触发器、小规模集成电路SSI、中规模集成电路MSI为基础，两人一组分工协作、独立设计具有可靠性高及功能明确的实际应用价值的电子电路，最后编写课程设计总结报告。设计内容可参考设计题目，也可根据自身情况自己拟定。 参考题目如下： 1．数字电子钟逻辑电路设计：设计一个多功能数字钟，要求能准确计时并以数字形式显示时、分、秒的时间，能校正时间；（如准点报时、定时闹钟等）2．智力竞赛抢答器逻辑电路设计：设计一个可供四组参赛的数字式竞赛抢答器，每组设置一个抢答按钮，要求具有第一抢答信号的鉴别和锁存功能，具有计分及计时功能，设置犯规报警电路。（电路具有鉴别和锁存功能，用数码管显示第一抢答组别且该组别对应指示灯亮，电路的自锁功能，使其余抢答开关不起作用；有主持人开关、有复位功能；增加部分扩展功能(如抢答计时及加分、减分电路等) 3．交通信号灯控制器逻辑电路设计：满足绿灯30秒，黄灯5秒，红灯35秒的时序。采用两位数码显示器显示南北方向时间。 4．汽车尾灯控制电路设计：转向侧的3灯应按全灭、1灯亮、2灯亮、3灯亮得顺序动作，周期性明亮与暗，一周约需一秒；当紧急闪烁起作用时，六个尾灯大约以1Hz的频率一致地闪烁着亮与暗；制动时，若转弯开关未合上（或错误地将两个开关均合上的情况）所有六个尾灯均连续燃亮。 5．数字温度计逻辑电路设计：设计一个可以测量温度范围0-800C的数字式温度计，精度± 10C。 6．多路防盗报警电路设计：采用多路输入、同一报警输出方式实现，输入端带延时触发功能，具有显示报警地点功能。 7．电梯控制电路设计：设计一个简易4层电梯控制电路，能记忆电梯内、外的所有请求信号，并按照电梯运行规则按顺序响应，每个信号保留至执行后消失。 8．倒计时计时器的设计：最长记时时间为999秒，有三位数码管显示记数状态。 9．洗衣机控制电路设计： 设计一个洗衣机控制器，具有如下功能： 问答： Point out design objects in the figure such as :design, cell, reference, port, pin, net, then write a command to set 5 to net A Design: top Reference: ADD DFF Cell: U1 U2 Port: A B clk sum Pin: A B D Q Net: A B SIN Set_load 5 [get_nets A] why do we not choose to operate all our digital circuits at these low supply voltages? 答：1）不加区分地降低电源电压虽然对减少能耗能正面影响，但它绝对会使门的延时加大 2）一旦电源电压和本征电压（阈值电压）变得可比拟，DC特性对器件参数（如晶体管 阈值）的变化就变得越来越敏感 3）降低电源电压意味着减少信号摆幅。虽然这通常可以帮助减少系统的内部噪声（如串扰引起的噪声），但它也使设计对并不减少的外部噪声源更加敏感） 问道题： 1.CMOS静态电路中，上拉网络为什么用PMOS,下拉网络为什么用NMOS管 2.什么是亚阈值电流，当减少VT时，V GS =0时的亚阈值电流是增加还是减少？ 3.什么是速度饱和效应 4.CMOS电压越低，功耗就越少？是不是数字电路电源电压越低越好，为什么？ 5.如何减少门的传输延迟？ P203 6.CMOS电路中有哪些类型的功耗？ 7.什么是衬垫偏置效应。 8.gate-to-channel capacitance C GC,包括哪些部分 VirSim有哪几类窗口 3-6. Given the data in Table 0.1 for a short channel NMOS transistor with V DSAT = 0.6 V and k′=100 μA/V2, calculate V T0, γ, λ, 2|φf|, and W / L: 数字电路教案汇总 皖西学院教案2014 - 2015 学年第2学期 课程名称数字电子技术 授课专业班级电气1302-02 授课教师张斌 职称副教授 教学单位机电学院 教研室 学期授课计划说明 课程类别总学分 3.5 总学时56 本学期学时教学周次周学时学时分配 56 14 4 讲授实验上机考查其他56 教学目的要求 在元器件学习的基础上，掌握数字电路的基础和逻辑门电路的基础知识；重点掌握组合逻辑电路和时序逻辑电路的分析和设计方法，尤其是中规模集成的分析和设计方法；掌握D/A和A/D转换以及脉冲波形的产生和整形电路；了解半导体存储器的基本概念和基本知识。 教学重点难点重点掌握逻辑门电路的基础知识，组合逻辑电路和时序逻辑电路的分析和设计方法，尤其是中规模集成的分析和设计方法。此部分内容也是该门课程的教学难点。 选用教材 电子技术基础（数字部分）康华光等（第五版），北京：高等教育出版社 主要参考资料1．清华大学电子学教研组，阎石主编，数字电子技术基础，第四版，北京，高等教育出版社，1998。 2．李士雄，丁康源主编，数字集成电子技术教程，北京：高等教育出版社，1993。 3．曹汉房，陈耀奎编著，数字技术教程，北京：电子工业出版社，1995。4．扬晖，张风言编著，大规模可编程逻辑器件与数字系统设计，北京：北京航空航天大学出版社，1998。 备注 单元教案 知识单元 主题 数字逻辑基础学时 教学内容（摘要）1.1 数字电路与数字信号 1.2 数制 1.3 二进制数的算术运算 1.4 二进制代码 1.5 二值逻辑变量与基本逻辑运算1.6 逻辑函数及其表示方法 题目：模块六数字电路的基本知识 第二节基本逻辑门 教学目的： 1、掌握与门、或门、非门的逻辑功能及逻辑符号； 2、掌握基本逻辑运算、逻辑函数的表示方法； 3、掌握三种基本的逻辑电路。 重点与难点：重点：基本逻辑关系：“与”关系、“或”关系、“非”关系 难点：基本逻辑门电路的工作原理及其逻辑功能 教学方法： 1、讲授法 2、演示法 组织教学： 1、检查出勤 2、纪律教育 课时安排： 2课时 教学过程(教学步骤、内容等) 模块六数字电路的基本知识 复习回顾： 1、什么叫模拟电路？什么叫数字电路？ 2、常用的数制有哪几种？（要会换算） 导入新课： 数字电路为什么又叫逻辑电路？因为数字电路不仅能进行数字运算，而且还能进行逻辑推理运算，所以又叫数字逻辑电路，简称逻辑电路。 定义：所谓逻辑电路是指在该电路中，其输出状态（高、低电平）由一个或多个输入状态（高、低电平）来决定。 数字电路的基本单元是基本逻辑电路，它们反映的是事物的基本逻辑关系。 什么是门？ 新课讲解： 基本逻辑门 三种基本逻辑关系 一、“与”逻辑 1、定义：如果决定某事物成立（或发生）的诸原因（或条件）都具备，事件才发生，而只要其中一个条件不具备，事物就不能发生，这种关系称为“与”关系。 2、示例：两个串联的开关控制一盏电灯。 A B 3、“与”逻辑关系真值表 0---开关断开/灯不亮 1---开关闭合/灯亮 4、逻辑规律：有“0”出“0”，全“1”出“1” 5、逻辑符号：二、“或”逻辑 1 、定义：A 、B 等多个条件中，只要具备一个条件，事件就会发生，只有所有条件均不具备的时候，事件才不发生，这种因果关系称为“或”逻辑。 2、示例：两个并联的开关控制一盏电灯。 A 3、“或”逻辑关系真值表 0---开关断开/灯不亮 1---开关闭合/灯亮 4、逻辑规律：有“1”出“1”，全“0”出“0” 5、逻辑符号：三、“非”逻辑 1、定义：决定事件结果的条件只有一个A ，A 存在，事件Y 不发生，A 不存在，事件Y 发生，这种因果关系叫做“非”逻辑。 R 数字集成电路设计 实验报告 实验名称二输入与非门的设计 一．实验目的 a)学习掌握版图设计过程中所需要的仿真软件 b)初步熟悉使用Linux系统 二．实验设备与软件 PC机，RedHat,Candence 三．实验过程 Ⅰ电路原理图设计 1.打开虚拟机VMware Workstation，进入Linux操作系统RedHat。 2.数据准备，将相应的数据文件拷贝至工作环境下，准备开始实验。 3.创建设计库，在设计库里建立一个schematic view，命名为，然后进入电路 图的编辑界面。 4.电路设计 设计一个二输入与非门，插入元器件，选择PDK库（xxxx35dg_XxXx）中的nmos_3p3、 pmos_3p3等器件。形成如下电路图，然后check and save，如下图。 图1.二输入与非门的电路图 5.制作二输入与非门的外观symbol Design->Create Cellview -> From Cellview，在弹出的界面，按ok后出现symbol Generation options，选择端口排放顺序和外观，然后按ok出现symbol编辑界面。按照需 要编辑成想要的符号外观，如下图。保存退出。 图2.与非门外观 6.建立仿真电路图 方法和前面的“建立schemtic view”的方法一样，但在调用单元时除了调用analogL 库中的电压源、（正弦）信号源等之外，将之前完成的二输入与非门调用到电路图中，如下图。 图3.仿真电路图 然后设置激励源电压输出信号为高电平为3.5v，低电平为0的方波信号。 7.启动仿真环境 在ADE中设置仿真器、仿真数据存放路径和工艺库，设置好后选择好要检测的信号在电路中的节点，添加到输出栏中，运行仿真得到仿真结果图。 集成电路设计基础复习提纲 一EDA常用命令 ls 显示当前目录下的文件和路径。Pwd显示当前文件的绝对路径.。Cd进入指定目录。More显示文件内容。Cp拷贝。Mkdir创建目录。tar 打包。zip压缩。unzip解压。ftp传送文件。 二基本概念 1版图设计 CIW命令解释窗口, Library 库，Reference Library相关库, Library Path库路径，Cell单元，View视图，Techfiler.tf工艺文件, cds.lib库管理文件, techfile.cds ASCII 文件，LSW图层选择窗口，display.drf图层显示文件。LayerPurpose Pair层次用途配对，Cellview Attributes and Properties单元视图属性，Instance单元，Snap Mode 光标按钮画线条或图形的模型。Stream。数据流（一个标准数据格式用在cad系统间传递物理设计数据） parameterized cells，参数化单元。Flatten，打平 设计方法 1 CIC设计流程 ①设计规划。②建库。③原理图输入。④电路仿真。⑤单元模块版图。⑥TOP 版图。⑦验证。⑧输出GDSII。⑨制掩膜。⑩流片封装测试。 2CIC建库的步骤，工艺文件和显示文件的使用。 建库进入设计项目所在的文件夹，打开名利窗口输入icfb，在ciw菜单栏中选择file-creat-creat new library，选择要连接的Techfiler.tf或者选择相应库作为链接库，后根据指示完成余下的操作 工艺文件p1-40说明图层连接，等效连接，不可被重叠，自动布线，设计规则等情况 ciw-technology-file-dump ,design,layout definations,ascll 命名.Tf，ok;/techpurposes /techlayers;/techdisplays;/techlayerpurposepriorities(图层目的优先)；：q！（保存退出）：wq！（写后保存退出）；/ptap File-load 显示文件的使用：在显示资源编辑窗口里编辑并保存（display。drf）长期有效 添加新包，先编辑显示文件再在显示资源编辑窗口里编辑其填充等；file—save；tools-display resources-mergefile;分配图层目的配对。 3单元版图绘图方法及编辑基本方法， 新建，根据设计要求选择图层用不同的绘图命令绘制和按参数编辑、连接，测试4绘图及编辑常用命令的使用： Create— Rectangle 。create-rectangle left点拉升点 Instance、create-instance(名字不可改)填写库cell view 坐标等 Path、create-path 1点2点+回车/双击 Pcell、edit-hierarchy（分层）-make cell 填写，画长方形区域，ok Polygon、create- Polygon（F3），选择图层，点，点等，回车 Conics create-arc，点，点，点回车 第7章数字电路基础 【课题】 7.1 概述 【教学目的】 1.让学生了解数字电子技术对于认知数码世界的重要现实意义，培养学生学习该科目的浓厚兴趣。 2.明确该科目的学习重点和学习方法。 【教学重点】 1.电信号的种类和各自的特点。 2.数字信号的表示方法。 3.脉冲波形主要参数的含义及常见脉冲波形。 4.数字电路的特点和优越性。 【教学难点】 数字信号在日常生活中的应用。 【教学方法】 讲授法，讨论法 【参考教学课时】 1课时 【教学过程】 一、新授内容 7.1.1 数字信号与模拟信号 1. 模拟信号：在时间和数值上是连续变化的信号称为模拟信号。 2. 数字信号：在时间和数值上是离散的信号称为数字信号。 讨论：请同学们列举几种常见的数字信号和模拟信号。 7.1.2 脉冲信号及其参数 1. 脉冲信号的定义：在瞬间突然变化、作用时间极短的电压或电流信号。 2．脉冲的主要参数：脉冲幅值V m 、脉冲上升时间t r 、脉冲下降时间t f 、脉冲宽度t W 、脉冲周期T及占空比D。 7.1.3 数字电路的特点及应用 特点：1.电路结构简单，便于实现数字电路集成化。 2.抗干扰能力强，可靠性高。（例如手机） 3.数字电路实际上是一种逻辑运算电路，电路分析与设计方法简单、方便。 4.数字电路可以方便地保存、传输、处理数字信号。（例如计算机） 5.精度高、功能完备、智能化。（例如数字电视和数码照相机） 应用：数字电路在家电产品、测量仪器、通信设备、控制装置等领域得到广泛的应用，数字化的发展前景非常宽阔。 讨论：1.你用过哪些数字电路产品，请列出1~2个较为典型的例子，并就其中一个产品说明它的功能及优点和缺点。 二、课堂小结 1. 数字信号与模拟信号的概念 2. 脉冲信号及其参数 3. 数字电路的特点及应用 三、课堂思考 讨论：谈谈如何才能学好数字电路课程？ 四、课后练习 P143思考与练习题：1、 2、3。 【课题】 7.2 常用数制与编码 【教学目的】 1.掌握二进制、十进制、十六进制数的表示方法及数制间的相互转换。 2.了解8421BCD码的表示形式。 【教学重点】 1.二进制、十六进制数的表示方法。 2.数字电路中为什么广泛采用二、十六进制数。 3.为什么要进行不同数制之间的转换。 4.进行二进制、十进制数、十六进制之间的相互转换。 5. 8421BCD码。 【教学难点】 数字集成电路设计课程教学大纲 英文名称：Digital Integrated Circuits 课程编码：B09062 课程类别：必修 学分数：48 学时数（理论、实验分别表示）：48/0 周学时：3 课内学时/课外学时：1/1 授课学期：第六学期 适用专业：电子科学与技术 先修课程：微电子物理基础、数字电路与系统 考核方式：闭卷考试 一、教学目的要求。 本课程是电子科学与技术专业四年制本科生的一门必修课。通过学习，使学生能掌握数字CMOS 集成电路的基本原理及其分析与设计方法，了解集成电路的发展动态，初步熟悉集成电路的设计流程。 二、课程主要内容及基本要求。（标“*”者为重点内容；标“△”者为难点）（一）TTL集成电路 分析：TTL集成电路的基本电路。 （二）TTL集成电路版图设计*△ TTL集成电路版图设计规则、设计要求。 （三）NMOS逻辑集成电路 NMOS的直流特性、瞬态特性和功耗。 （四）CMOS逻辑电路△* CMOS逻辑门的构成特点；CMOS与非门和或非门的分析及其设计；组合逻辑电路的设计；类NMOS电路；传输门逻辑电路计。 （五）MOS集成电路版图设计△ MOS集成电路版图设计、设计要求。 （六）双极电路的基本器件结构 双极电路的基本器件结构、应用举例。 （七）MOS电路的基本器件结构* MOS电路的基本器件结构、举例分析。 （八）MOS电路的分析△* MOS电路的直流分析、交流分析等。 （九）版图设计*△ VLSI的设计方法；门阵列和标准单元设计方法；版图设计。 三、课程主要环节及时数分配见下表： 四、教学的深度与广度 通过本课程的授课，使学生掌握双极和MOS两种工艺条件下的数字电路的设计和分析方法。分析部分包括器件结构、电气参数和电路功能的分析；设计部分包括双极和MOS基本组合电路和时序电路的设计及其对应的版图设计。五、对知识、能力结构、综合素质的要求 了解数字集成电路的设计与分析，包括TTL集成电路、TTL集成电路版图设计、NMOS逻辑集成电路、CMOS逻辑电路、MOS集成电路版图设计、对双 数字电子技术基础课程教学大纲 英文名称：Digital Electronic Technology Fundamentals 课程编码：04119630 学时：64/12学分：4 课程性质：专业基础课课程类别：理论课 先修课程：高等数学、普通物理、电路理论、模拟电子技术基础 开课学期：第4学期 适用专业：自动化、电气工程及其自动化、工业自动化仪表 一、课程教学目标 通过本课程的理论教学和实验训练，能够运用数字电子技术的基本概念、基本理论与分析方法和设计方法，解决较复杂的数字电路系统相关的工程问题，使学生具备下列能力： 1、使用逻辑代数解决逻辑问题； 1、正确使用数字集成电路； 1、分析和设计数字逻辑电路； 2、正确使用数字逻辑电路系统的辅助电路。 三、课程的基本内容 3.1 理论教学 1、数字逻辑基础（支撑教学目标1） 教学目标：使学生掌握逻辑代数的三种基本运算、三项基本定理、基本公式和常用公式。了解二进制的算术运算与逻辑运算的不同之处。掌握逻辑函数的四种表示方法（真值表法、逻辑式法、卡诺图法及逻辑图法）及其相互之间的转换。理解最小项的概念及其在逻辑函数表示中的应用。掌握逻辑函数的公式化简法和图形化简法。掌握约束项的概念及其在逻辑函数化简中的应用。 本章主要内容： （1）数字信号与数字电路 （2）逻辑代数 （3）逻辑函数及其表示方法 （4）逻辑函数的化简 2、逻辑门电路（支撑教学目标2） 教学目标：使学生了解门电路的定义及分类方法。二极管、三极管的开关特性，及分立元件组成的与、或、非门的工作原理。理解TTL 反相器的工作原理，掌握其静态特性，了解动态特性。了解其它类型TTL门的工作原理及TTL集成门的系列分类。 本章主要内容： （1）半导体二极管门电路 （2）半导体三极管门电路 （3）TTL集成门电路 3、组合逻辑电路（支撑教学目标3） 教学目标：使学生掌握组合逻辑电路的设计与分析方法。理解常用组合逻辑电路，即编码器、译码器和数据选择器的基本概念、工作原理及应用。掌握译码器和数据选择器在组合电路设计中的应用。 本章主要内容： （1）概述 （2）组合逻辑电路的分析与设计 （3）常用组合逻辑电路 （4）用中规模集成电路设计组合逻辑电路 4、触发器（支撑教学目标3） 教学目标：使学生理解触发器的定义。掌握基本SR触发器、同步触发器、主从触发器、边沿 触发的触发器的动作特点。掌握触发器的各种逻辑功能（DFF,JKFF,SRFF,TFF,T’FF）。掌握触发器 逻辑功能与触发方式的区别。掌握画触发器工作波形的方法。 本章主要内容： （1）概述 （2）基本SR触发器（SR锁存器）和同步触发器（电平触发） （3）主从触发器（脉冲触发）和边沿触发器（边沿触发） （4）触发器的逻辑功能及描述方法 5、时序逻辑电路（支撑教学目标3） 教学目标：使学生掌握时序逻辑电路的定义及同步时序电路的分析与设计方法。了解异步时序电路的概念。理解时序电路各方程组（输出方程组、驱动方程组、状态方程组），状态转换表、状态转换图及时序图在分析和设计时序电路中的重要作用。了解常用时序电路（计数器、移位寄存器）的组成及工作原理及其应用。 本章主要内容： （1）时序电路的基本概念数字集成电路设计_笔记归纳..
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