AIIGX51007-4.1
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Arria II 器件手册卷1：器件接口与集成2011年6月
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7.Arria II 器件中的外部存储器接口
本章节介绍了Arria ?II 器件的硬件特性,这些特性实现了2倍数据速率(DDR)存储器标准，包括延迟锁相环(DLL)的高速存储器接口。存储器接口也使用I/O 特性，比如：片上匹配(OCT)、可编程输入延迟链、可编程输出延迟、摆率调整和可编程驱动能力。
Arria II 器件提供一种高效的体系结构，可利用其小型模块化I/O bank 快速轻松地适应外部宽存储器接口。I/O 设计用于支持现有的和新出现的外部DDR 存储器标准提供灵活性和高性能，比如：DDR3、DDR2、DDR SDRAM、QDR II、QDR II+SRAM 和
RLDRAM II。Arria II FPGA 的顶部、底部、左侧和右侧I/O bank 均支持DDR 外部存储器接口。
高性能存储器接口解决方案包括自校准ALTMEMPHY 宏功能和UniPHY 知识产权(IP)内核，优化利用Arria II I/O 结构和Quartus ? II TimeQuest 时序分析器的优势。
ALTMEMPHY 宏功能和UniPHY IP 内核在工艺、电压和温度(PVT)的变化中，为高可靠性工作频率，提供全面的解决方案。
ALTMEMPHY 宏功能和UniPHY IP 内核例化一个锁相环(PLL)和PLL 重配置逻辑，来调整基于PVT 变化的重同步相移。本章节包含以下几部分内容：
■“Arria II 器件的存储器接口管脚支持”第7–3页
■“在x36 QDR II+/QDR II SRAM 接口中结合x16/x18 DQ/DQS 组”第7–21页■
“Arria II 外部存储器接口功能”第7–24页
1
Arria II GZ 器件仅支持UniPHY IP 内核。Arria II GX 器件支持具有UniPHY IP 内核的QDR II 和QDR II +SRAM 控制器，以及具有ALTMEMPHY 宏功能的DDR3、DDR2和DDR SDRAM 控制器。
1
RLDRAM II 仅在Arria II GZ 器件中可用。
f 要了解关于上述任何特性的详细信息，请参考I/O Features in Arria II Devices 或
Clock Networks and PLLs in Arria II Devices 章节。f 要了解关于Arria II 器件支持的外部存储器系统规格、实现、板级指南、时序分析、
仿真、调试信息、ALTMEMPHY 宏功能和UniPHY IP 内核的详细信息，请参考External Memory Interface Handbook 。
图7-1和图7-2分别显示了Arria II GX和Arria II GZ器件的存储器接口数据通路
的结构图。
图7-1.Arria II GX器件的外部存储器接口数据通路的结构图(1) ,(2)
图7-1注释：
(1)可以旁路每个寄存器模块。
(2)荫蔽的模块在I/O单元(IOE)中实现。
(3)用于各个存储器接口的存储器模块可能略有不同。
(4)这些信号可能是双向或者单向信号，取决于存储器标准。当信号为双向时，信号在读取和写入操作期间都是有效的。
Arria II器件手册卷1：器件接口与集成Altera公司 2011年6月
Arria II 器件的存储器接口管脚支持
Altera 公司 2011年6月 Arria II 器件手册卷1：器件接口与集成
Arria II 器件的存储器接口管脚支持
一个典型的存储器接口需要数据(D、Q 或DQ)、数据选通(DQS/CQ 和DQSn/CQn)、地址、命令和时钟管脚。有些存储器接口使用数据屏蔽(DM 或BWSn)管脚，掩码输入数据。这一部分介绍了Arria II 器件如何支持所有的这些管脚。
1
如果有多于一对的时钟对，那么必须将它们布局在相同的DQ 组中。例如，如果有两对时钟对，那么必须将这两对布局在相同的x4 DQS 组中。
f 要了解关于管脚连接的详细信息，请参考Arria II Device Family Pin Connection
Guidelines 。
DDR3、DDR2、DDR SDRAM 和RLDRAM II 器件使用CK 和CK#信号来采集地砋和命令信号。可以生成这些信号，来模拟Arria II DDR I/O 寄存器(DDIO)的写入数据选通，以确保CK/CK#和DQS 信号(在DDR3、DDR2和DDR SDRAM 器件上的t DQSS 、t DSS 和t DSH )之间的时序关系相符合。QDR II+/QDR II SRAM 器件使用相同的时钟(K/K#)，来采集写入数据，地址和命令信号。
图7-2.Arria II GZ 器件的外部存储器接口数据通路的结构图(1),(2)
图7-2注释：
(1)可以旁路每个寄存器模块。
(2)用于各个存储器接口的模块可能略有不同。荫蔽的模块是Arria II GZ IOE 的一部分。
(3)这些信号可能是双向或者单向信号，取决于存储器标准。当信号为双向时，信号在读取和写入操作期间都是有效的。
Arria II器件的存储器接口管脚支持f要了解关于管脚位置要求的详细信息，其管脚作为存储器时钟管脚使用，以及在
Arria II器件和外部存储器器件之间的管脚连接，请参考外部存储器接口手册第2卷
中的Section I. Device and Pin Planning。
在Arria II器件中的存储器时钟管脚是由一个DDIO寄存器生成的，去差分输出管脚(
请参考图7-3)，在管脚列表中以DIFFIN或DIFFIO_RX前缀(Arria II GX器件)以及
DIFFOUT、DIFFIO_TX或DIFFIO_RX前缀(Arria II GZ器件)标记。这些管脚支持差分输
出功能，您可以使用它们作为存储器时钟管脚。
图7-3.Arria II器件中存储器时钟的生成(1)
图7-3注释：
(1)存储器输出时钟的生成需要全局或局域时钟网络来最小化抖动。
(2)DDR3、DDR2和DDR SDRAM接口的mem_clk[0]和mem_clk_n[0]管脚使用I/O输入缓冲器来反馈；因此，双向I/O缓冲器用于这些
管脚。对于差分DQS输入的存储器接口，输入反馈缓冲器可配置为差分输入；对于使用一个单端DQS输入的存储器接口,输入缓冲器可配置为一个单端输入。使用一个单端输入反馈缓冲器要求I/O标准的V REF电压为I/O bank的VREF管脚提供电压。
Arria II器件为差分读取数据选通和时钟操作提供差分输入缓冲器。此外，Arria II
器件也为每个CQn管脚的补充读取数据选通和时钟操作提供一个单独的DQS逻辑模块。
在Arria II的管脚列表中，差分DQS管脚被表示为DQS和DQSn管脚，而补充的CQ信
号被表示为CQ和CQn管脚。DQSn和CQn管脚在管脚列表中被单独地标记。每个CQn管
脚连接到一个DQS逻辑模块，相移后的CQn信号发送到DQ IOE寄存器中的负边沿输入
寄存器。
1使用差分DQS为运行在333MHz的DDR2 SDRAM接口发信号。
DQ管脚可以是双向信号，作为DDR3、DDR2和DDR SDRAM，以及RLDRAM II通用I/O
(CIO)中的接口,或者可以是单向信号，作为QDR II+、QDR II SRAM和RLDRAM II单
独的I/O (SIO)器件。将单向读取数据信号连接到Arria II DQ管脚，而单向写入数
据信号连接到读取DQ/DQS组之处的不同DQ/DQS。写入时钟必须被分配给DQS/DQSn管
脚，该管脚和这个写入DQ/DQS组相关。请不要将CQ/CQn管脚结对用于写入时钟。
1使用一组DQ/DQS为写入数据信号最小化输出摆幅，并允许纵向移植。Arria II GX器件不支持Arria II GZ器件的纵向移植。
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Arria II 器件的存储器接口管脚支持
Altera 公司 2011年6月 Arria II 器件手册卷1：器件接口与集成
DQ 和DQS 管脚位置均固定在管脚列表中。存储器接口电路在不支持收发器的每个Arria II I/O 中可用。所有的存储器接口管脚支持I/O 标准需要支持DDR3、DDR2、DDR SDRAM、QDR II+和QDR II SRAM，以及RLDRAM II 器件。
Arria II 器件支持x4、x8/x9、x16/x18或者x32/x36的DQ 总线模式的DQ 和DQS 信号，虽然不是所有的器件支持x32/x36的DQS 总线模式。DDR、DDR2和DDR3SDRAM 接口为每个x8组使用一个DQS 管脚；例如，一个x72宽的接口连接需要9个DQS 管脚。当这些管脚不用于任何存储器接口时，可以将它们作为用户I/O 使用。此外，可以使用不作为DQ(数据)管脚用于时钟的任何DQSn 或者CQn 管脚。
表7-1列出了Arria II 器件的每种DQ/DQS 总线模式支持的管脚，这些管脚包括DQS/CQ 和DQSn/CQn 管脚对。
表7-1.Arria II 器件的DQ/DQS 总线模式管脚
模式DQSn 支持
CQn 支持奇偶校验或DM (可选的)
QVLD (可选的)(1)
每组数据管脚的典型数量
每组数据管脚的最大数量(2)
x4是否否(6)否45x8/x9(3)是是是是8 或 911x16/x18(4)是是是是16 或 1823x32/x36(5)是是是是32 或 3647x32/x36(7)
是
是
否(8)
是
32 或 36
39
表7-1注释：
(1)QVLD 管脚不用于ALTMEMPHY 宏功能，它仅适用于Arria II GZ 器件。
(2)这表示最多数量的DQ 管脚(包括奇偶校验、数据屏蔽和QVLD 管脚)，利用单端DQS 信号连接到DQS 总线网络。当您使用差分
或互补的DQS 信号时，每组数据信号的最大数量减少一个。在一个特定的器件中，每组DQ/DQS 的数量可能会有所不同。为了每组确切的数量，检查管脚列表。对于DDR3、DDR2和DDR 接口，大于x8的接口，其管脚的数量进一步减少，这是由于各个x8/x9组需要一个用于形成x16/x18和x32/x36组的DQS 管脚。(3)通过合并两个x4 DQ/DQS 组以构成一个x8/x9组，因此在这个组中具有12个管脚。 (4)通过合并四个x4 DQ/DQS 组以构成一个x16/x18组。(5)通过合并八个x4 DQ/DQS 组以构成一个x32/x36组。
(6)如果差分DQS 没有使用，并且组没有其它的信号，那么可以支持DM 管脚。
(7)这些x32/x36 DQ/DQS 组在1152-和1517-pin FineLine BGA 封装中的EP2AGZ300和EP2AGZ350器件上可用。在这些DQ/DQS 组
中各有40个管脚。(8)在这些DQ/DQS 组中各有40个管脚。不可以将BWSn 管脚作为写入数据管脚布局在相同的DQ/DQS 组里，因为可用的管脚不够。
Arria II 器件的存储器接口管脚支持
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表7-2列出了Arria II GX 器件每侧上的I/O 模块和DQ/DQS 组的数量。对于
Arria II GX 器件每个bank 中可用DQ/DQS 组的数量列表的详细信息，请参考第7-7页图7-4直到第7-13页图7-10。这些图例代表Arria II GX 器件芯片的表面示意图。
f 要了解关于DQ/DQS 组管脚(pin-out)限制格式的详细信息，请参考Arria II Device
Family Pin Connection Guidelines 。
表7-3列出了Arria II GZ 器件每侧上可用的DQ/DQS 组的数量。对于Arria II GZ 器件每个bank 中可用DQ/DQS 组的数量列表的详细信息，请参考图7-11直到图7-15。这些图例代表Arria II GZ 器件芯片的表面示意图。
表7-2.Arria II GX 器件每侧上的DQ/DQS 组和I/O 模块的数量
器件
封装在器件上的
位置I/O 模块的数
量(1)
DQ/DQS 组的数量
参考
x4x8/x9x16/x18x32/x36EP2AGX45EP2AGX65358-Pin Ultra
FineLine BGA 顶端/底部
36310第7-7页图7-4
右侧24200EP2AGX45EP2AGX65572-Pin FineLine BGA
顶端/底部
48420第7-8页图7-5
EP2AGX95EP2AGX125右侧
6
12
6
2
第7-9页图7-6EP2AGX45EP2AGX65780-Pin FineLine BGA 顶端/底部/右侧
714731
第7-10页图7-7
EP2AGX95EP2AGX125EP2AGX190EP2AGX260第7-11页图7-8EP2AGX95EP2AGX1251152-Pin FineLine BGA 顶端/底部
918942第7-12页图7-9右侧816842EP2AGX190EP2AGX260
1152-Pin FineLine BGA
顶端/底部/右侧
12
24
12
6
2
第7-13页图7-10
表7-2注释：
(1)每个I/O 模块由16个I/O 管脚组成。其中12个管脚是DQ/DQS 管脚。
表7-3.Arria II GZ 器件每侧上的DQ/DQS 组的数量
(1/2)
器件封装在器件上的
位置DQ/DQS 组的数量
参考
x4(1)x8/x9x16/x18
x32/x36(2)
EP2AGZ300EP2AGZ350780-pin FineLine BGA 左侧/右侧0000第7-14页图7-11
顶端/底部18820EPAGZ225 1152-pin FineLine BGA 左侧/右侧13620第7-15页图7-12
顶端/底部261240EP2AGZ300EP2AGZ350
1152-pin FineLine BGA
左侧/右侧13620第7-16页图7-13
顶端/底部
26
12
4
2(3)
Arria II 器件的存储器接口管脚支持
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图7-4到图7-10显示了Arria II GX 器件每侧上的DQ/DQS 组的最大数量。这些图例代表Arria II GZ 器件芯片的表面示意图。
图7-4显示了358-pin Ultra FineLine BGA (UBGA)封装的EP2AGX45和EP2AGX65器件每个bank 的DQ/DQS 组的数量。
EP2AGZ2251517-pin FineLine BGA 全部位置261240第7-17页图7-14
EP2AGZ300EP2AGZ350
1517-pin FineLine BGA
左侧/右侧261240第7-18页图7-15
顶端/底部
26
12
4
2(3)
表7-3注释：
(1)一些x4组可能使用R UP 和R DN 管脚。如果您使用Arria II GZ 校准OCT 功能，那么不能使用这些组。
(2)要与Arria II GZ FPGA 中不支持x32/x36 DQ/DQS 组的一个x36 QDR II+/QDR II SRAM 器件连接，请参考第7–21页“在x36
QDR II+/QDR II SRAM 接口中结合x16/x18 DQ/DQS 组” 。(3)这些
x32/x36 DQ/DQS 组每组含有40个管脚而不是48个管脚。不可以将BWSn 管脚作为写入数据管脚布局在相同的DQ/DQS 组
里，因为可用的管脚不够。
表7-3.Arria II GZ 器件每侧上的DQ/DQS 组的数量
(2/2)
器件封装在器件上的
位置DQ/DQS 组的数量
参考
x4(1)x8/x9x16/x18
x32/x36(2)
图7-4.358-Pin Ultra Fineline BGA 封装的EP2AGX45和EP2AGX65器件每个Bank 的DQ/DQS 组的数量(1),(2)
图7-4注释：
(1)所有I/O 管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。(2)358-pin UBGA 封装的Arria II GX 器件不支持x36 QDR II+/QDR II SRAM 接口。
(3)Bank 6A 中的几个配置管脚与DQ/DQS 管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS 组。确保您所选的DQ/DQS 组也
不用于配置目的。
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图7-5显示了572-pin FineLine BGA封装的Arria II GX EP2AGX45和EP2AGX65器件
每个bank的DQ/DQS组的数量。
图7-5.572-Pin FineLine BGA封装的EP2AGX45和EP2AGX65器件每个Bank的DQ/DQS组的数量(1),(2)
图7-5注释：
(1)所有I/O管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。
(2)572-pin FineLine BGA封装的Arria II GX器件不支持x36 QDR II+/QDR II SRAM接口。
(3)Bank 6A中的几个配置管脚与DQ/DQS管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所选的DQ/DQS组也
不用于配置目的。
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图7-6显示了572-pin FineLine BGA封装的Arria II GX EP2AGX95和EP2AGX125器
件每个bank的DQ/DQS组的数量。
图7-6.572-Pin FineLine BGA封装的EP2AGX95和EP2AGX125器件每个Bank的DQ/DQS组的数量(1),(2)
图7-6注释：
(1)所有I/O管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。
(2)572-pin FineLine BGA封装的Arria II GX器件不支持x36 QDR II+/QDR II SRAM接口。
(3)Bank 6A中的几个配置管脚与DQ/DQS管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所选的DQ/DQS组也
不用于配置目的。
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Arria II器件的存储器接口管脚支持
图7-7显示了780-pin FineLine BGA封装的Arria II GX EP2AGX45和EP2AGX65器件
每个bank的DQ/DQS组的数量。
图7-7.780-Pin FineLine BGA封装的EP2AGX45和EP2AGX65器件每个Bank的DQ/DQS组的数量(1)
图7-7注释：
(1)所有I/O管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。
(2)Bank 6A中的几个配置管脚与DQ/DQS管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所选的DQ/DQS组也
不用于配置目的。
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图7-8显示了780-pin FineLine BGA封装的Arria II GX EP2AGX95、EP2AGX125、
EP2AGX190和EP2AGX260器件每个bank的DQ/DQS组的数量。
图7-8.780-Pin FineLine BGA封装的EP2AGX95、EP2AGX125、EP2AGX190和EP2AGX260器件每个Bank的DQ/DQS组的数量(1)
图7-8注释：
(1)所有I/O管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。
(2)Bank 6A中的几个配置管脚与DQ/DQS管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所选的DQ/DQS组也
不用于配置目的。
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Arria II器件的存储器接口管脚支持
图7-9显示了1152-pin FineLine BGA封装的Arria II GX EP2AGX95和EP2AGX125器
件每个bank的DQ/DQS组的数量。
图7-9.1152-Pin FineLine BGA封装的EP2AGX95和EP2AGX125器件每个Bank的DQ/DQS组的数量(1)
图7-9注释：
(1)所有I/O管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。
(2)Bank 6A中的几个配置管脚与DQ/DQS管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所选的DQ/DQS组也
不用于配置目的。
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Arria II器件的存储器接口管脚支持
图7-10显示了1152-pin FineLine BGA封装的Arria II GX EP2AGX190和EP2AGX260
器件每个bank的DQ/DQS组的数量。
图7-10.1152-Pin FineLine BGA封装的EP2AGX190和EP2AGX260器件每个Bank的DQ/DQS组的数量(1)
图7-10注释：
(1)所有I/O管脚数包括12个可用于数据输入的专用时钟输入(CLK4到CLK15)。
(2)Bank 6A中的几个配置管脚与DQ/DQS管脚共享。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所选的DQ/DQS组也
不用于配置目的。
Altera公司 2011年6月 Arria II器件手册卷1：器件接口与集成
Arria II器件的存储器接口管脚支持
图7-11显示了780-pin FineLine BGA封装的Arria II GZ EP2AGZ300和EP2AGZ350
器件每个bank的DQ/DQS组的数量。
图7-11.780-Pin FineLine BGA封装的EP2AGZ300和EP2AGZ350器件每个Bank的DQ/DQS组的数量(1)
图7-11注释：
(1)EP2AGZ300和EP2AGZ350器件不支持x32/x36模式。要与一个x36 QDR II+/QDR II SRAM器件连接，请参考第7–21页“在x36
QDR II+/QDR II SRAM接口中结合x16/x18 DQ/DQS组” 。
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图7-12显示了1152-pin FineLine BGA封装的Arria II GZ EP2AGZ225器件每个
bank的DQ/DQS组的数量。
图7-12.1152-Pin FineLine BGA封装的EP2AGZ225器件每个Bank的DQ/DQS组的数量(1),(2),(3), (4)
图7-12注释：
(1)EP2AGZ225器件不支持x32/x36模式。要与一个x36 QDR II+/QDR II SRAM器件连接，请参考第7–21页“在x36 QDR II+/QDR
II SRAM接口中结合x16/x18 DQ/DQS组” 。
(2)您也可以在一些x4组中使用DQS/DQSn管脚作为R UP和R DN管脚，如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么
您不能将x4组用于存储器接口。如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么您可以使用包括x4组的x16/x18或x32/x36组；然而，在使用包括x4组的x8/x9组时，却有限制。
(3)所有I/O管脚数包括用于数据输入的专用时钟输入。
(4)您也可以使用I/O Bank 1C中的一些DQ/DQS管脚作为配置管脚。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所
选的DQ/DQS组也不用于配置目的，因为您可能失去多达四个的x4 DQ/DQS组，这取决于您的配置方案。
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Arria II器件的存储器接口管脚支持
图7-13显示了1152-pin FineLine BGA封装的Arria II GZ EP2AGZ300和EP2AGZ350
器件每个bank的DQ/DQS组的数量。
图7-13.1152-Pin FineLine BGA封装的EP2AGZ300和EP2AGZ350器件每个Bank的DQ/DQS组的数量(1), (2), (3)
图7-13注释：
(1)您也可以在一些x4组中使用DQS/DQSn管脚作为R UP和R DN管脚，如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么
您不能将x4组用于存储器接口。如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么您可以使用包括x4组的x16/x18或x32/x36组；然而，在使用包括x4组的x8/x9组时，却有限制。
(2)所有I/O管脚数包括用于数据输入的专用时钟输入。
(3)您也可以使用I/O Bank 1C中的一些DQ/DQS管脚作为配置管脚。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所
选的DQ/DQS组也不用于配置目的，因为您可能失去多达四个的x4 DQ/DQS组，这取决于您的配置方案。
(4)这些x32/x36 DQ/DQS组每组含有40个管脚而不是48个管脚。
Arria II器件手册卷1：器件接口与集成Altera公司 2011年6月
Arria II器件的存储器接口管脚支持
图7-14显示了1517-pin FineLine BGA封装的Arria II GZ EP2AGZ225器件每个
bank的DQ/DQS组的数量。
图7-14.1517-Pin FineLine BGA封装的EP2AGZ225器件每个Bank的DQ/DQS组的数量(1), (2), (3), (4)
图7-14注释：
(1)EP2AGZ225器件不支持x32/x36模式。要与一个x36 QDR II+/QDR II SRAM器件连接，请参考第7–21页“在x36 QDR II+/QDR
II SRAM接口中结合x16/x18 DQ/DQS组” 。
(2)您也可以在一些x4组中使用DQS/DQSn管脚作为R UP和R DN管脚，如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么
您不能将x4组用于存储器接口。如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么您可以使用包括x4组的x16/x18或x32/x36组；然而，在使用包括x4组的x8/x9组时，却有限制。
(3)所有I/O管脚数包括用于数据输入的专用时钟输入。
(4)您也可以使用I/O Bank 1C中的一些DQ/DQS管脚作为配置管脚。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所
选的DQ/DQS组也不用于配置目的，因为您可能失去多达四个的x4 DQ/DQS组，这取决于您的配置方案。
Altera公司 2011年6月 Arria II器件手册卷1：器件接口与集成
Arria II器件的存储器接口管脚支持图7-15.1517-Pin FineLine BGA封装的EP2AGZ300和EP2AGZ350器件每个Bank的DQ/DQS组的数量(1), (2), (3)
图7-15注释：
(1)您也可以在一些x4组中使用DQS/DQSn管脚作为R UP和R DN管脚，如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么
您不能将x4组用于存储器接口。如果x4组的两个管脚作为R UP和R DN管脚使用于OCT校准，那么您可以使用包括x4组的x16/x18或x32/x36组；然而，在使用包括x4组的x8/x9组时，却有限制。
(2)所有I/O管脚数包括用于数据输入的专用时钟输入。
(3)您也可以使用I/O Bank 1C中的一些DQ/DQS管脚作为配置管脚。任何用于配置目的的管脚成员不能使用x4 DQ/DQS组。确保您所
选的DQ/DQS组也不用于配置目的，因为您可能失去多达四个的x4 DQ/DQS组，这取决于您的配置方案。
(4)这些x32/x36 DQ/DQS组每组含有40个管脚而不是48个管脚。
DQS和DQSn管脚在Arria II管脚列表中被列出，分别作为DQSXY和DQSnXY，其中X
表示DQ/DQS所属组的编号，而Y表示该组位于器件的顶端(T)、底部(B)、左侧(L)
或右侧(R)。DQ/DQS管脚的编号是基于x4模式。
相应的DQ管脚标识为DQXY，其中X表示管脚所属的DQS组，而Y表示该组是否位于
器件的顶端(T)、底部(B)、左侧(L)或右侧(R)。例如，DQS3B表示位于器件底部的
DQS管脚。属于该组的DQ管脚在管脚列表中被表示为DQ3B。对于Arria II GX I/O
bank中的DQS管脚，请参考图7-16。对于Arria II GZ I/O bank中的DQS管脚，请
参考图7-17。
1奇偶校验、DM、BWSn、NWSn、QVLD和ECC管脚在管脚列表中表示为DQ管脚。
Arria II器件手册卷1：器件接口与集成Altera公司 2011年6月
Arria II器件的存储器接口管脚支持
编号方案从器件的左上端顺时钟方向地在表面示意图中的一个芯片上往前移。图7-16
显示了DQ/DQS组如何在最大Arria II GX器件表面示意图的一个芯片中编号。
图7-16.Arria II GX I/O Bank的DQS管脚
Altera公司 2011年6月 Arria II器件手册卷1：器件接口与集成
Arria II器件的存储器接口管脚支持
编号方案从器件的左上角逆时钟方向地在表面示意图中的一个芯片上往前移。图7-17
显示了DQ/DQS组如何在器件表面示意图的一个芯片中编号。
图7-17.Arria II GZ I/O Bank的DQS管脚
Arria II器件手册卷1：器件接口与集成Altera公司 2011年6月