高速电路
（由于高速电路有很多参考资料，本文并不侧重全面讲述原理、各种匹配和计算方法，而是侧重评析一些高速电路的优缺点，并对常用电路进行推荐使用。）
一、高速信号简介：
常见的高速信号有几种：ECL电平、LVDS电平、CML电平
其中ECL电平根据供电的不同还分为：
ECL――负电源供电（一般为－5.2v）
PECL――正5V供电
LVPECL――正3v3供电，还有一种2.5V供电
一般情况下，常见的高速信号都是差分信号，因为差分信号的抗干扰能力比较强，并且自身产生的干扰比较小，能够传输比较高的速率。
二、几种常见的高速信号：
1、PECL电平
从发展的历史来说，ECL信号最开始是采用－5.2V供电的（为何采用负电源供电下面会详细说明），但是负电源供电始终存在不便，后来随着工艺水平的提升，逐渐被PECL 电平（5V供电）所替代，后来随着主流芯片的低电源供电逐渐普及，LVPECL也就顺理成章地替代了PECL电平。
PECL信号的输出门特点：
A、输出门阻抗很小，一般只有4～5欧姆左右：
a、输出的驱动能力很强；直流电流能达到14mA；
b、同时由于输出门阻抗很小，与PCB板上的特征阻抗Z0（一般差分100欧姆），相差
甚远当终端不是完全匹配的时候，信号传到终端后必然有一定的反射波，而反射波传会到源端后，也不能在源端被完全匹配，这样必然发送二次反射。正因为存在这样的二次反射，导致了PECL信号不能传输特别高的信号。一般155M、622M的信号还都在使用PECL/LVPECL信号，到了2.5G以上的信号就不用这种信号了。
c、
B、PECL信号的回流是依靠高电平平面（即VCC）回流的，而不是低电平平面回流。所以，
为了尽可能的避免信号被干扰，要求电源平面干扰比较小。也就是说，如果电源平面干扰很大，很可能会干扰PECL信号的信号质量。
a、这就是ECL信号出现之初为何选用负电源供电的根本原因。一般情况下，我们认为
GND平面是比较干净的平面。因为我们可以通过良好的接地来实现GND的平整（即干扰很小）。
b、从这个角度来说，PECL信号和LVPECL信号都是容易受到电源（VCC）干扰的，所以
必须注意保证电源平面的噪声不能太大。
C、对于输出门来说，P/N二个管脚不管输出是高还是低，输出的电流总和是一定的（即恒
流输出）。恒流输出的特性应该说是所有的差分高速信号的共同特点（LVDS/CML电平也是如此）。这样的输出对电源的干扰很小，因为不存在电流的忽大忽小的变化，这样对电源的干扰自然就比较小。而普通的数字电路，如TTL/CMOS电路，很大的一个弊病就是干扰比较大，这个干扰大的根源之一就是对电源电流的需求忽大忽小，从而导致供电平面的凹陷。
D、PECL的直流电流能达到14mA，而交流电流的幅度大约为8mA（800mV/100ohm），也就
是说PECL的输出门无论是输出高电平还是低电平，都有直流电流流过，换一句话说PECL 的输出门（三极管）始终工作在放大区，没有进入饱和区和截至区，这样门的切换速度就可以做得比较快，也就是输出的频率能达到比较高的原因之一。
下面是PECL电平的输入门结构：
其中分为二种：一种是有输入直流偏置的，一种是没有输入直流偏置，需要外接直流偏置的。
一般情况下，ECL/PECL/LVPECL信号的匹配电阻（差分100欧姆）都是需要外加的，芯片内部不集成这个电阻。
大家可以看到，VCC-1.3V为输入门的中间电平（即输入信号的共模电压），对于LVPECL 来说大约为2V，对于PECL来说为3.7V。
也就是说，我们要判断一个PECL/LVPECL电平输入能否被正常接收，不仅要看交流幅度能否满足输入管脚灵敏度的要求，而且要判断直流幅度是否在正常范围之内（即在VCC-1.3V 左右，不能偏得太大，否则输入门将不能正常接收）。在这一点上与LVDS有很大的差别，务必引起注意。
2、CML电平
CML电平是一种比较简洁的电平，它内置匹配电阻（输入输出都有50欧姆的电阻），这样用户使用的是否特别简单，不需要象ECL电平一样加一堆的偏置电阻和匹配电阻。
CML电平的输出门和输入门：
A、由于输出门也有50欧姆的匹配电阻，使得二次反射信号也能被这个电阻匹配掉，
这样就避免了多次反射导致的信号劣化（振铃现象）。在这一点，与ECL电平相比有很大的改进，所以CML电平所能支持的速率比较高，
一般情况下，2.5G/10G这样的高速信号都是采用CML电平来传输，不再采用LVPECL信号。
从光口的抖动指标来看，CML电平具有抖动指标小的特性。对比3种电平抖动方面的性能：CML最优、ECL次之、LVDS比较差。这就是一般情况下LVDS信号很少做为光接口驱动信号的原因之一（当然，输出信号幅度比较小、电流驱动能力比较弱应该也是原因之一吧。）
B、同样的，CML电平也是采用恒流驱动方式。
C、CML电平的输出AC摆幅能达到800mV
D、一般情况下，CML电平可以是直流耦合方式对接，也可以是交流耦合方式对接。
E、
3、LVDS电平
LVDS电平与PECL和CML电平来说有几个比较显著的特点：
A、LVDS电平的驱动电流很小才4mA，所以功耗特别小，输出摆幅为400mV。当
系统种有很多这种信号的时候（如TDCS6440G芯片有64对的622M 的LVDS
收发），它的功耗优势就能体现出来。在我们设计系统的过程中，芯片的功耗
和系统的散热一直是重点考虑的问题。
B、LVDS电平可以做成支持热插拔，从而支持做为背板驱动，而PECL/LVPECL和CML
电平一般情况下不支持热插拔，不能用在背板驱动。从电路的结构上我们也可
以看到LVDS的输出门结合了PECL电平和CML电平的特点，并且通过串阻的限
流，可以限制浪涌电流的产生，避免门的损坏，CML电平也能做成支持热插拔，
但是普通的CML电平不一定能支持热插拔。
C、LVDS的输入门与其他输入门有一个显著的特点，前面有一个类似于直流电平漂
移适配电路（ADAPTIVE LEVEL SHIFTER），这个电路能够适应直流电平
（common-mode voltage）的变化的，使得输入直流电平变化范围可以很宽
（0.2V~2.2V）。也正因为这样，LVDS比其他信号有更强的共模抗干扰能力。因
为LVDS的差分线一般情况下离得比较近，一旦有干扰，P、N二个信号会同时
受到干扰，这样导致P/N同时上升或者下降，而LVDS通过这个均衡电路就能
很好地适应这种干扰，从而提高共模抗干扰能力。
这一点与PECL电平有显著的差别，PECL信号是要求直流电平在VCC-1.3V 左右，偏差不能太大，否则就不能正常接收。
D、另外，LVDS输入门内部集成了100欧姆的匹配电路，所以芯片外部就不需要加
匹配电阻了，大大简化了设计的难度。如果在BGA下需要加一堆的匹配电阻的
话，其设计难度确实不是一般的大。
E、另外，LVDS还能容忍收发器之间的GND电平差达到＋－1V左右。这个特性使
得LVDS在用于二个不同系统之间的互连的时候就显得特别方便，它可以不要
求二个系统的GND平面完全等电势。例如，主框与从框之间可以通过LVDS信
号互连起来。
三、高速信号的回流和匹配：
1、信号回流：
如上图，A、B是一个高速信号的差分对，A对应的回流为C；B对应的回流为D。A和B的电流大小相等，方向想法，同理C和D也是如此。当差分信号A/B之间的距离足够近的情况下，C/D也是足够的近，那么由于C、D大小相等，方向相反，所以流过回流平面的电流为0，也就是说，A和B的回流不依赖于回流平面，而是差分线之间实现回流。当然前提条件是C/D足够近，当然，在实际的应用中，只能实现大部分的电流在差分线之间回流，还是有一部分的回流是经过回流平面的，所以回流平面还是要保证完整，否则容易出问题。
说到这里，我们顺便讲一下强耦合和弱耦合的说法，如果差分线之间的距离很近，回流基本上是经过差分线之间，而很少通过回流平面，那么称之为强耦合；否则称之为弱耦合。
可以说强耦合对回流平面依赖比较低，而弱耦合对回流平面依赖比较高。那么是不是设计的时候把差分线设计成越近越好呢，也不完全是这样，因为在实际的PCB设计过程中，为了确保差分线的等长，经常需要把其中的一根线拐弯打折，这样，对于强耦合来说，阻抗变化的影响就比较大，而对于弱耦合来说，阻抗变化就比较小，此时弱耦合就比较有优势了。
讲到差分线，肯定会有等长的要求，那么一个差分线之间的等长应该控制到什么程度就比较合理呢，做完全等长做不到，也不必要。其实一个差分线的不等长，就等效于P、N信号存在相位差，其结果就是上升沿和下降沿变缓或者出现台阶，导致稳定部分减少，也就是说，应该根据信号的速率综合考虑才对，信号速率越高，等长要求就越严格。
同时要注意的是，差分线二根线之间不等长的累加问题，如一个差分信号从一个单板到另一个单板的情况下，存在本板内部、背板、另一个单板内部，都可能存在不等长，所以板际的信号更应该严格控制等长。
2、高速信号的匹配和对接的基本需求：
不同电平之间的匹配和对接有很多种方式，不同的资料有不同的提法，这些提法各有各的道理，在这里，我们会选择几种进行讲解，从实际应用的角度来说哪一
种方式比较好。
对于高速信号的匹配和对接方面，从电气方面来考虑的话，主要考虑：AC信号的摆幅和回路和DC电平的幅度和回路二个方面。
如果从实际设计的方便和合理的角度来考虑的话，要把握几个基本原则：容易布板；功耗最小，匹配方式最简单（阻容个数最少）。
一般情况下，如果是同一种电平信号的对接，基本上都是采用直流耦合方式对接就可以了。如PECL&PECL；LVPECL&LVPECL；LVDS&LVDS；CML&CML。因为他们自己的输出和输入的AC和DC肯定是匹配得上的。
但是对于不同信号电平之间的对接来说，AC的幅度和DC的幅度不一定能够完全对应得上，所以必须考虑好AC和DC的幅度。在这种情况下，采用交流耦合的方式比较常见，当然也可以直流耦合（一般情况下要用电阻分压等方式来实现AC 和DC的幅度相匹配）
3、高速信号匹配和对接举例：
a、LVPECL&LVPECL （PECL同理）
方式一：
图3－3－1
图3－3－1的匹配方式是PECL电路的基本匹配模型，其中：2个50欧姆的作用，既是交流匹配的电阻，所以应该在离输入端很近的地方；还是充当直流回路的偏置电阻。
由于是同一种电平对接，AC摆幅和DC电平当然没有问题（符合下表），
优缺点：
只有二个匹配电阻，电阻个数最少，但是二个电阻都必须靠输入端比较近的地方放置，PCB布板可能有点困难。
最大的缺点就是需要VCC-2V的电源，如果这种电路的路数很多，为此提供VCC-2V 还是可以的，如果路数不多，那么就不值得了。经过演化变化成图3－3－2
●方式二
图3－3－2
图3－3－2是从图3－3－1演化而来，R1=130/R2=82（3v3）；R1=82/R2=130（5v）。其中R1/R2既充当交流匹配电阻（50欧姆），也充当直流偏置电阻。
缺点是：
4个电阻都必须放在离输入端很近的地方，对PCB布板造成困难。
匹配电阻功耗比较大，如果路数很多的话，对单板的功耗来说是一个比较大的问题（静态电阻很小）。
所以，在实际的布板过程中，我们并不提倡使用这种电路。
●方式三
图3－3－3
图3－3－3是一种资料上很少提，但是却很有用的电路方式，其中R1=140~200欧姆（3v3），R1=270~330欧姆（5V），R2=100欧姆。
R1为输出门提供偏置电流，R2为交流信号提供匹配。输入门的直流电平直接利用输出门的直流电平，并不需要外来的上下拉电阻来提供。
这种电路的优点：
电阻个数很少，只有3个。
只有R2一个电阻必须放在离输入门比较近的地方，R1放置的地方可以比较随便，只要不引入过长的线头（过长的线头会导致反射）就可以了。PCB布板比较容易处理。
这种电路的功耗比图3－3－2小得多。
这种电路是一个优选电路。
b、LVPECL&PECL
对于LVPECL和PECL来说，虽然AC的摆幅相同（800mV），但是直流电平不一样，所以无法之间用DC耦合对接起来。
在这种情况下，我们可以考虑用AC耦合方式来处理。
方式一
图3－3－4
其中：
R1=140~200欧姆属于直流偏置电阻
C1为耦合电容，可以放在线上的任何一个地方，不一定在源端，也不一定要在末端。
R2=100欧姆属于交流匹配电阻，一定要放在末端。
R3、R4为K级别的电阻，必须满足R4/(R3+R4)=(VCC-1.3V)/VCC的比值就可以了。R3/R4是为输入端提供直流电平，所以对PCB上的位置没有特殊要求，只需要不引入长线头就可以了。
优点：对于交流耦合来说，器阻容器件的个数算是比较少的了；只对一个电阻的位置（R2）有要求，其他的没有要求；功耗也比较小。
这种电路还带来另外一个优点，那就是当LVPECL输出没有交流信号的时候，那么输入端却可以依靠100欧姆的电阻，使得P/N维持一个电压差，从而保证输入端的稳定（恒为“0”或者“1”）。大家可以联想到芯片LOS信号的检测机制――看输入的信号是否为长“0”或者长“1”。为芯片的正确检测LOS 提供了保证。而图3－3－5的匹配方式是无法解决这个问题的。
属于优选电路类型。这种方式可以推广到LVPECL&LVDS；LVDS&LVPECL等电平的对接。
●方式二
图3－3－5
图3－3－5电路是很多资料推荐使用的，从原理上分析没有错，但是从实用的角度来说并不是最佳方案。
电路（a）种的R2/R3既做为交流匹配电阻，又做为输入直流电平，由于R2/R3 共4个电阻必须放在输入引脚附近，所以可能导致PCB布板困难。同时功耗也比较大。
电路（b）应该说有比（a）比较大的改进，虽然从电阻的个数上来说还多了一个，但是PCB布板容易，并且功耗比较小。其R2/R3阻值可以是K级别的。
此方案不提倡使用。
●方式三
图3－3－6
图3－3－6从原理上来说也没有错，但是R2/C1/R3/R4等7个阻容必须放输入端很近，把它当作一个点才行。所以对于PCB 布板来说肯定还不如方式二方便，更不要说方式一了。
此方案
不推荐使用。
c 、 LVPECL&LVDS
对于LVPECL 输出，LVDS 输入的信号来说，LVPECL 的直流输出电平为2V 左右，而LVDS 的直流输入可以为0.2V~2.2V ，所以直流电平本身不是关键。对于交流电平来说LVPECL 输出最大为800mV ，甚至超过1V ，而LVDS 的输入交流电平一般不能承受800mV 的输入（具体还得看芯片资料的说明），一般是认为最大在400mV 左右。所以如何把交流幅度调整到LVDS 能够接受的范围才是关键。
图3－3－7
以上是LVPECL 到LVDS 的DC 和AC 二种耦合的示意图。
具体的电阻值请参考其他资料，自行计算。
d 、 LVPECL&CML
对于LVPECL 输出CML 输入的信号来说，LVPECL 的输出交流摆幅比较大， 可能会超过CML 电平的最大输入摆幅，所以一般情况下应该加衰减。同时也要关注直流电平。
同样，有AC 耦合和DC 耦合二种。
图3－3－8
一般情况下，二种不同直流电平的信号（即输出信号的直流电平与输入需求的直流电平相差比较大），我们比较提倡使用AC耦合，这样输出的直流电平与输入的直流电平独立。
e、CML&LVPECL
对于CML输出，LVPECL输入来说，由于直流电平相差很大，所以一般采用交流耦合方式。而CML输出的交流幅度一般不会大于LVPECL接收的交流幅度，所以交流方面只需要考虑匹配就可以了，不需要考虑幅度。
有些资料提供的匹配电路图如下：
图3－3－9
本人认为，图（a）（b）存在图3－3－5、图3－3－6所描述的相同弊病，最好采用如图3－3－10结构的电路。
同样，本人认为图（c）的100欧姆电阻放在电容后面对于PCB布板来说更方便一些，从匹配的角度来说更好一些。
图3－3－10
f、LVDS&LVDS
应该说LVDS之间的对接是最简单的对接了。
图3－3－11
g、CML&CML
图3－3－12
CML电平一般情况下使用直流耦合就可以了。当然如果二个芯片的供电电源不同就必须用交流耦合了。因为此时二个芯片直接的直流电平不同，不能直接对接。
h、LVDS&CML；CML&LVDS
一般情况下，不会存在LVDS与CML之间的对接，因为CML电平一般用在高速信号，如2.5G/10G等场合。而LVDS一般很难用在那么高的速率。
在这里要注意的是，输出交流幅度是否落在输入交流幅度之内。
图3－3－13
四、其他几个知识点的补充
1、电流驱动和电压驱动方面的差异：
在传输线理论分析的时候，我们总是分析一个电压波形的传递，并未考虑电流能力（驱动电流的大小），而事实上，对于高速信号来说，为了要快速响应，或者
长距离传输，都是采用电流驱动的。
LVDS/LVPECL/CML电平，在输入端都有匹配电阻（50/100欧姆），这些电阻都是对于输入门来说承担的是把电流转换成电压的任务。因为对于一个输入门来说，
它对电流的需求并不大，它需要的是足够的电压幅度。既然芯片需要的是电压幅度，为何输出端不直接把电压传递过来呢。那是因为电压传递速度比较慢，并且容易受
到干扰。而电流驱动反应速度快，抗干扰能力强。
同样的道理，E1/T1驱动也是电流型驱动，在接收端有一个电流转成电压的电路（这个电路同时也承担着匹配的任务）。
大家可以在理解一下TTL/CMOS电路，如果驱动能力比较弱的话，信号的上升沿和下降沿就会很缓，能传的频率就会很低。虽然单端信号如TTL/CMOS信号的频
率特性与驱动电流有关，但还是应该称这类的信号为电压驱动类型的信号。
2、耦合电容的选取
耦合电容的大小选择与信号的频率（最低频率）有关，对于时钟信号来说最低频率就是它本身的频率，但是对于数据来说，就必须考虑最长的连“0”和“1”了。
下图就很好地解释了电容量小，会导致电容饱和，从而导致信号劣化的情况。
知识点：在SDH中有一个扰码的概念，扰码其中的一个很重要的作用就是打破长连“0”和“1”。
那么从技术的角度来说，是不是耦合电容容量越大越好呢，那么请看下面的电容的等效电路图。
R2
其中R1就是我们平常所说的ESR（等效串阻），R2就是电容的漏电流；另外，还有一个等效电感。
可见，R1代表对信号电压的损耗，R2代表漏电流，也是对电流的损耗。电感是对信号上升沿下降沿的损耗，即高频特性的损耗。
一般地，电解电容比起瓷片电容来说，R1比较大，R2比较小（是M级别的），电感也比较大。所以高速信号都不会用电解电容来做为耦合电容的；音响放大器中倒是经常用电解电容做为耦合电容，那是看中了电解电容的大容量。在加上音频毕竟是频率比较低，信号幅度也比较大。
而瓷片电容的一般R1很小，R2接近无穷大，电感量也比较小。一般情况下，瓷片电容的电容量越大，其电感量也就越大，频率特性就越差，漏电流也越大（即R2变小）。所以，在高速电路中，我们为了保证频率特性，要求电感量越小越好，即瓷片电容的容量越小越好，这就与前面说的电容饱和问题形成了一种矛盾。
所以，耦合电容容量的选择是一个折中的过程。一般地，2.5G/10G的时钟信号选择0.01uf的电容（甚至更小的电容量也可以）是比较合适的（当然选择0.1uf 也没有什么问题），但是数据信号，由于要考虑长“0”和“1”，我们还是建议要大于0.01uf，采用0.1uf就可以了（虽然有很多资料通过计算说明选择0.01uf就够了）。
小于2.5G的信号，一般选用0.1uf的耦合电容即可。
3、为何我们经常把的单线阻抗控制在50欧姆？
在高速信号中，我们经常把差分阻抗控制在100欧姆，单端控制在50欧姆，为何不是其他的阻值呢？有人说，是因为芯片匹配要求的。那么芯片为何要把匹配做成50欧姆（100欧姆）呢？
因为，特征阻抗为30欧姆的时候，频率响应特性很好，但是传输损耗比较大。
而75欧姆的特性阻抗的情况下，传输损耗比较小，但是频率特性比较差。于是最终折中到50欧姆上。
这就可以理解2M同轴线、155M同轴线都是75欧姆，而不是50欧姆的原因――是为了减少损耗，提高传输距离。
4、高速信号的点对多点。
一般情况下，高速信号都是点对点的，当然也偶尔会有点对多点的需求，这时候，要求只能有一个点匹配（这就要求中间的几个点在接收端不能内部带有匹配电阻），并且匹配电阻必须在线的最末端。PCB布线的时候必须保证这些点都是在同一条线上（绝对不能出现开叉）。
5、
2012~ 2013 学年第二学期 《模拟电子技术基础》课程设计报告 题目：数字逻辑信号测试器的设计 专业：电子信息工程 班级： 组成员： 指导教师： 电气工程学院 2013年6月5 日
任务书 课题名称数字逻辑信号测试器的设计 指导教师（职称）倪琳 执行时间2012 — 2013 学年第二学期第 15 周学生姓名学号承担任务 音响信号产生电路 音响信号产生电路 音响信号产生电路 输入信号识别电路 输入信号识别电路 输入信号识别电路及仿真 音响驱动电路及仿真 音响驱动电路及仿真 音响驱动电路及仿真 设计目的1、学习数字逻辑电平测试仪电路的设计方法； 2、研究数字逻辑电平测试仪电路的设计方案。 设计要求 1、技术指标：测试高电平、低电平，发出不同的声响。测量范围：低电平＜0.8V, 高电平＞3.5V ，高低电平分别用1KHZ和800HZ的声响表示；被测信号在0.8～3.5v之间不发声；工作电源为5V ,输入阻抗大于20KΩ。 2、设计基本要求 （1）设计一个数字逻辑电平测试仪电路； （2）拟定设计步骤； （3）根据设计要求和技术指标设计好电路，选好元件及参数； （4）运用仿真软件绘制设计电路图； （5）撰写设计报告。
数字逻辑电平测试仪设计 摘要 在检修数字集成电路组成的设备时，经常需要使用万用表和示波器对电路中的故障部位的高低电平进行测量，以便分析故障的原因。使用这些仪器能较准确的测出被测点信号的电平的高低和被测电平的周期，但是使用者必须一方面用眼睛看着万用表的表盘或示波器的屏幕，另一方面还要寻找测试点，因此使用起来很不方便。本文介绍了一个逻辑信号电平测试器，它可以方便快捷的测量某一点的电位的高低，通过声音的有无和声音的频率来判定被测电位的电平范围，从而能解决平常对电路中某点的逻辑电平进行测试其高低电平时，采用很不方便的万用表或示波器等仪器仪表的麻烦。该测试器采用运算放大器作电压比较器进行电平判断，根据电平高低使音响电路产生不同频率方波驱动扬声器，使扬声器有相应不同的声调输出提示。从而达到了测试效果。 关键词放大器；逻辑信号；电平测试；高电平；低电平
高速数据采集系统 设计
基于FPGA和SoC单片机的 高速数据采集系统设计 一．选题背景及意义 随着信息技术的飞速发展，各种数据的实时采集和处理在现代工业控制和科学研究中已成为必不可少的部分。高速数据采集系统在自动测试、生产控制、通信、信号处理等领域占有极其重要的地位。随着SoC单片机的快速发展，现在已经能够将采集多路模拟信号的A/D转换子系统和CPU核集成在一片芯片上，使整个数据采集系统几乎能够单芯片实现，从而使数据采集系统体积小，性价比高。FPGA为实现高速数据采集提供了一种理想的实现途径。利用FPGA高速性能和本身集成的几万个逻辑门和嵌入式存储器块，把数据采集系统中的数据缓存和控制电路全部集成在一片FPGA芯片中，大大减小了系统体积，提高了灵活性。FPGA 还具有系统编程功能以及功能强大的EDA软件支持，使得系统具有升级容易、开发周期短等优点。 二．设计要求 设计一高速数据采集系统，系统框图如图1-1所示。输入模拟信号为频率200KHz、Vpp=0.5V的正弦信号。采样频率设定为25MHz。经过按键启动一次数据采集，每次连续采集128点数据，单片机读取128点数据后在LCD模块上回放显示信号波形。
图1-1 高速数据采集原理框图 三．整体方案设计 高速数据采集系统采用如图3-1的设计方案。高速数据采集系统由单片机最小系统、FPGA最小系统和模拟量输入通道三部分组成。输入正弦信号经过调理电路后送高速A/D转换器，高速A/D 转换器以25MHz的频率采样模拟信号，输出的数字量依次存入FPGA内部的FIFO存储器中，并将128字节数据在LCD模块回放显示。 图3-1 高速数据采集系统设计方案 四．硬件电路设计 1.模拟量输入通道的设计 模拟量输入通道由高速A/D转换器和信号调理电路组成。信号调理电路将模拟信号放大、滤波、直流电平位移，以满足A/D转换器对模拟输入信号的要求。
第7章模拟输入输出系统设计 本章习题 7-1基于嵌入式处理器的模拟输入输出系统是怎么构成的？各部分的主要功能是什么？两个系统的主要区别是什么？ 答：基于嵌入式处理器的模拟输入输出系统与普通模拟输入输出系统不同之处在于嵌入式处理器内部已经大都集成了A/D转换器、D/A转换器。其它同普通模拟输入输出系统。如图所示。 传感器感知或采集工程过程中的相关参数、如温度、压力、流量等，信号调理电路把传感器送来的信号进行调整处理使采集的信号在A/D的有效范围，A/D变换器将模拟信号转换为数字信号，处理器对变换后的数字信号根据系统需求进行数字处理或运算，D/A变换器将数字信号变换成模拟信号，功能放大把模拟信号进行功率放大，使之足以推动后面的执行机构，执行机构将电能变换为机械能或其它能量以控制工业过程。 7-2传感器的作用是什么？有哪些常用传感器？ 答：传感器的作用就是感受到被测量的信息，并能将感受到的信息，按一定规律变换成为电信号或其他所需形式的信息输出，以满足信息的传输、处理、存储、显示、记录和控制等要求。它是实现自动检测和自动控制的首要环节。 按输入量可将传感器分为：位移传感器、速度传感器、温度传感器、压力传感器等；按照按工作原理分类：应变式、电容式、电感式、压电式、热电式等；按物理现象分类：结构型传感器、特性型传感器； 按能量关系分类：能量转换型传感器、能量控制传感器；按输出信号分类：模拟式传感器、数字式传感器。 主要传感器有：流量传感器、压力传感器、温度传感器、物位传感器、位移传感器、称重传感器、气敏传感器、磁敏传感器、红外光电传感器、机器人传感器等。 7-3传感器与变送器有什么区别？常用变送器有哪些？ 答：变送器是将物理测量信号或普通电信号转换为标准电信号输出或能够以通讯协议方式输出的设备。与传感器的主要区别是除了感知还包括了以某种协议输出检测的结果。由于现代传感器通常增加了协议输出，因此也基本具备了变送器的功能。变送器主要有：温度/湿度变送器，压力变送器，差压变送器，液位变送器，电流变送器，电量变送器，流量变送器，重量变送器等。 7-4在模拟输入通道中，经常要使用信号调理电路，其主要功能和任务是什么？对于片上有ADC的嵌入式模拟输入通道，其调理电路的主要形式有哪些？ 答：信号调理电路主要功能和任务就是放大、滤波、隔离以及激励与变换等，使其符合模/数转换器(ADC)输入的要求。 片上有ADC的调理电路主要形式包括：
3.1信号产生与检测电路的组成 信号产生与检测电路的组成框图如图3.1所示。 6 图3.1 信号产生与检测电路的组成框图 信号产生与检测电路的主要技术指标和功能如下： （1）网络接口：100Mb/s，全双工，支持TCP/IP协议； （2）串行接口：1个RS232接口，1个RS485接口，1个RS485转接接口，波特率最高115200B，数据位8位，停止位1位，校验位无； （3）IIC总线：连接信号处理器、主控制器、码产生器、方位控制板插座，经开关控制连接6片PCF8574； （4）高速DAC：2路，位数14位，最大采样速率210 MSP； （5）串行DAC：6路，串行控制接口SPI； （6）输入输出数字信号电平标准：5V CMOS/TTL电平； （7）检测插座：为9种电路板提供检测插座； （8）激励信号：为9种电路板诊断提供电源和激励信号； （9）检测信号：被测信号通过信号诊断钩引入信号产生与检测电路，一部分由FPGA或ARM检测，一部分经模拟开关选通输出至数据采集器检测。 信号产生与检测电路实现的功能见表3.1。
表3.1 信号产生与检测电路的功能
3.2主处理芯片介绍 3.2.1 FPGA（EP3C25） FPGA模块使用的是EP3C25系统，该系统属于FPGA-Cyclone III系列。 Altera公司于2007年07月宣布开始发售业界的首款65nm低成本FPGA-Cyclone III系列，Cyclone III FPGA含有5～120KB逻辑单元（LE），288个数字信号处理（DSP）乘法器，存储器达到4Mb。在可编程逻辑发展历史中，Cyclone III FPGA比其他低成本FPGA系列能够支持实现更多的应用[5]。对于软件无线电（SDR），Cyclone III系列在单个器件中集成了所需的逻辑、存储器和DSP乘法器等信号处理功能，成本非常低；与前一代产品和竞争产品相比，
技术创新 电子设计 您的论文得到两院院士关注 两千兆高速数据采集电路设计 The Design of an 2GSPS High Speed Data Acquizition System (中国石油大学北京) 桑泉柯式镇钱步仁 SANG Quan KE Shi-zhen QIAN Bu-ren 摘要:本文采用美国国家半导体公司的高速双通道模数转换器(ADC08D1000),以及Altera 公司CycloneII 系列的FPGA (EP2C70F896C8)实现对双路信号的高速采样,每片ADC 通过交叉采样对每路信号的采样率达到2GSPS 。本文着重介绍电路的设计,以及PCB 制版过程当中的技巧问题。关键词:高速采集;LVDS;阻抗匹配;电源分割中图分类号:TP274+.2文献标识码:B Abstract:In this paper,a high speed dual ADC(ADC08D1000)produced by National Semiconductor and an FPGA (EP2C70F896C8)in CycloneII series of Altera are used to sampling two signals in the same time ,and each converter is interleaved to increased the sample rate up to 2GSPS.Here our emphases are on some tips on design of the cirsuit and PCB board.Key words:High speed acuizition;LVDS;Impedance matching;Spliting on power board 文章编号:1008-0570(2010)04-2-0191-02 1高速ADC 芯片ADC08D1000 ADC08D1000是美国国家半导体公司(National Semiconduc － tor)于近年推出的双通道、 低功耗高速采样芯片,具有8位分辨率,单通道最高采样率达到1.3GHz 。双通道可以同时对两路信号同时采样,也可以同一信号进行交叉采样,这时采样率可以高达2GHz 。器件使用单一的1.9V 电压供电,整个器件的典型功率 消耗仅1.6W 。 当输入信号为500MHz,采样率为1GHz 的时,其独特的设计结构可以保证获得7.4位的有效采样位数,而位出错率仅只10-18。 ADC08D1000的输出数据采用了低电压差分传输信号(Low-Voltage Differential Signaling)。LVDS 的摆幅很小,典型值仅为350mA,这样一方面降低了系统的功率消耗,另外也使得高速的信号传输成为可能,并且由于高速差分先的成对出现,使得信号的完整性更好,当然,这个也需要适当的布线才能完成。在芯片当中每个通道有两路8位信号输出总线,这样,当每片ADC 对一路信号进行交叉采样后,共有4条信号输出总线将数据输出,即此时的数据输出速率为500MHz,通过这样的降速,使得接收器件的选择范围更大,也使避免使用专门的LVDS 接收器成为可能。 在本系统当中使用Altera 公司的CycloneII 系列的FPGA 接收采样数据,这是处于对产品成本和性能的综合考虑而来的。CycloneII 系列的FPGA 的LVDS 信号的接收速率达到805Mbps,发送可以达到640Mbps,完全可以满足接收ADC 的信号要求。另外在本设计当中,使用了两片ADC,要求对两路ADC 进行同时操作,即对ADC 采样开始时间、采样数据多少要保持一致,所以尽量使用一片控制芯片,能同时接收两片ADC 信号的输出采样数据,并且可以对两路ADC 进行控制。由于ADC 芯片输出为4条8位总线输出数据,这样每片ADC 的输出数据共有32对LVDS 线,同时ADC 芯片的输出数据的随路时钟信号 (DCLK)以及数据溢出标志位(OVR)同样是采用LVDS 信号,那么每片上面共有34对LVDS 线,所以要求FPGA 有接收68对LVDS 数据的能力,同时考虑到FPGA 的引脚的分配和全局时钟的位置安排,本系统选取了EP2C70F896C8作为数据接收及其他芯片的控制芯片。 2硬件电路设计 2.1ADC 外围电路设计 ADC 芯片的外围电路如下图所示: 对于输入被采样信号来说,使用差分信号要比单端信号更加可靠,如果经过前端放大电路后仍是单端信号,那么可以使用平衡-不平衡变压器(例如ADTL2-18)。 ADC 的控制方式有两种,一种是将控制一脚的电平直接处于高电位或者低电位,这种方式可以使用ADC 的大部分功能,但是不可更改;另外一种方式是基于SPI 口的扩展模式,在这种模式下可以使用ADC 的全部功能,本设计就使用了这种方式,在这种方式下,需要对控制信号的电平进行适当的分压,如图所示上图所示。 Rext 引脚必须外接一个高精度的3.3K 的电阻,可以降低偏 桑泉:硕士研究生
ADC0809引脚图与接口电路 2008-06-28 19:04 ADC0809引脚图与接口电路 作者：佚名 来源：本站原创 点击数： 859 更新时间：2007年07 月29日 A/D 转换器芯片ADC0809 简介 8路模拟信号的分时采集，片内有8路模拟选通开关，以及相应的通道抵制锁存用译码电路，其转换时间为100μs 左右。 图9.8 《ADC0809引脚图》 1. ADC0809的内部结构 ADC0809的内部逻辑结构图如图9-7所示。
图9.7 《ADC0809内部逻辑结构》 图中多路开关可选通8个模拟通道，允许8路模拟量分时输入，共用一个A/D转换器进行转换，这是一种经济的多路数据采集方法。地址锁存与译码电路完成对A、B、C 3个地址位进行锁存和译码，其译码输出用于通道选择，其转换结果通过三态输出锁存器存放、输出，因此可以直接与系统数据总线相连，表9-1为通道选择表。 表9-1 通道选择表 2．信号引脚 ADC0809芯片为28引脚为双列直插式封装，其引脚排列见图9.8。
对ADC0809主要信号引脚的功能说明如下： IN 7～IN ——模拟量输入通道 ALE——地址锁存允许信号。对应ALE上跳沿，A、B、C地址状态送入地址锁存器中。 START——转换启动信号。START上升沿时，复位ADC0809；START下降沿时启动芯片，开始进行A/D转换；在A/D转换期间，START应保持低电平。本信号有时简写为ST. A、B、C——地址线。通道端口选择线，A为低地址，C为高地址，引脚图中为ADDA，ADDB和ADDC。其地址状态与通道对应关系见表9-1。 CLK——时钟信号。ADC0809的内部没有时钟电路，所需时钟信号由外界提供，因此有时钟信号引脚。通常使用频率为500KHz的时钟信号 EOC——转换结束信号。EOC=0,正在进行转换；EOC=1,转换结束。使用中该状态信号即可作为查询的状态标志，又可作为中断请求信号使用。 D 7～D ——数据输出线。为三态缓冲输出形式，可以和单片机的数据线直接相连。 D 0为最低位，D 7 为最高 OE——输出允许信号。用于控制三态输出锁存器向单片机输出转换得到的数据。OE=0，输出数据线呈高阻；OE=1，输出转换得到的数据。 Vcc—— +5V电源。 Vref——参考电源参考电压用来与输入的模拟信号进行比较，作为逐次逼近的基 准。其典型值为+5V(Vref (+)=+5V, Vref (-) =-5V). 9.2.2 MCS-51单片机与ADC0809的接口 ADC0809与MCS-51单片机的连接如图9.10所示。
几种常用逻辑电平电路的特点及应用 2007-08-13 来源: 作者: LVDS(Low Voltage Differential Signal)低电压差分信号、ECL(EmitterCoupled Logic)即射极耦合逻辑、CML电平等各种逻辑电平的特点以及接口应用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low V oltage Differential Signal）即低电压差分信号，LVDS接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS 接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。 图1LVDS驱动器与接收器互连示意 LVDS技术在两个标准中被定义：ANSI/TIA/EIA644 (1995年11月通过)和IEEE P1596.3 (1996年3月通过)。这两个标准中都着重定义了LVDS的电特性，包括：①低摆幅（约为350 mV）。低电流驱动模式意味着可实现高速传输。ANSI/TIA/EIA644建议了655 Mb/s的最大速率和1.923 Gb/s的无失真通道上的理论极限速率。 ②低压摆幅。恒流源电流驱动，把输出电流限制到约为3.5 mA左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了PCB板的效能，减少了成本。 ③具有相对较慢的边缘速率（dV/dt约为0.300 V/0.3 ns,即为1 V/ns）,同时采用差
高速数据采集技术发展综述 摘要：高速数据采集系统广泛应用于军事、航天、航空、铁路、机械等诸多行业。区别于中速及低速数据采集系统，高速数据采集系统内部包含高速电路，电路系统1/3以上数字逻辑电路的时钟频率>=50MHz；对于并行采样系统，采样频率达到50MHz，并行8bit以上；对于串行采样系统，采样频率达到200MHz，目前广泛使用的高速数据采集系统采样频率一般在200KS/s~100MS/s，分辨率16bit~24bit。本篇文章主要简单介绍高速数据采集技术的发展，高速数据采集系统的结构、功能、原理、实现形式以及一些主要的应用。 关键词：高数数据采集系统、系统结构、系统原理、系统功能、实现形式、应用举例。 引言：高速数据采集技术在通信、航天、雷达等多个领域中广泛应用。随着软件无线电、通信技术、图像采集等技术的发展，对数据采集系统的要求越来越高，不仅要求较高的采集精度和采样速率，还要求采集设备便携化、网络化与智能化，并且需要将采集信息稳定的传输到计算机，进行显示与数据处理。同时，以太网协议已经成为当今局域网采用的最通用的通信协议标准。在嵌入式领域中，将以太网协议与数据采集系统相结合，形成局域网，实现方便可靠的数据传输与控制，是当前的研究热点。 1. 高速数据采集的发展 数据采集系统起始于20世纪50年代，由于数据采集测试系统具有高速性和～定的灵活性，可以满足众多传统方法不能完成的数据采集和测试任务，因而得到了初步的认可。到了70年代中后期，在数据采集系统发展过程中逐渐分为两类，一类是实验室数据采集系统，另一类是工业现场数据采集系统。就使用的总线而言，实验室数据采集系统多采用并行总线，工业现场数据采集系统多采用串行数据总线。随着微型机的发展，诞生了采集器、仪表等同计算机融为一体的数据采集系统。由于这种数据采集系统的性能优良，超过了传统的自动检测仪表和专用数据采集系统，因此获得了惊人的发展他3。随着计算机的普及应用，数据采集系统得到了极大的发展，基于标准总线并带有高速DSP的高速数据采集板卡产品也越来越多，技术先进、市场主流的厂商主要有Spectrum Signal Processing，SPEC，Signatec，Acquisition Logic，Blue Wave等公司 2001年Acquisition logic公司推出了基于PCI总线，采样率为500MS／s，1GS／s的8bit数据采集板卡AL500和AL51G，它的存储深度分别为64MB，256MB和1000MB三种。PCI 总线为主模式，数据宽度32bit，时钟频率33MHz，在突发模式下传输速率可达到133MB ／s。两种板卡还同时具有数字信号处理功能：通过板卡上的现场可编程门阵列FPGA来实
液晶显示器VGA模拟输入接口电路文章出处：赤铸发布时间：2009/06/15 | 4089 次阅读| 3次推荐| 1条留言 业界领先的TEMPO评估服务每天新产品时刻新体验IC分销商如何选择管理软件 VGA模拟输入接口电路的工作过程如下： 由显示器VGA接口1、2、3脚接收到的R、G、B信号，经双向二极管D12、D11、D10 限幅，R31、R30、R29三个电阻进行阻抗匹配，由C7、C10、C14耦合到主控芯片U4（CM5 126）进行A／D转换等处理（该机A／D转换电路集成在主控芯片中）。 由显示器VGA接口13脚接收到的行同步信号（HSYNC），经稳压管ZD9（5.6V）限幅，送到反相器U3（74LCX14）的5脚，经反相后，从U3的6脚输出，送到主控芯片U4（GM5126）内部的同步处理电路进行处理。 由显示器VGA接口14脚接收到的场同步信号（YSYNC），经稳压管ZD8（5.6V）限幅，送到反相器U3（74LCX14）的⒈脚，经反相后，从U3的2脚输出，送到主控芯片U4（CM5126）内部的同步处理电路进行处理。 因液晶显示器须和主机通信，显示器作为外部设各，须提供身份识别信号供主机检测识别，因此，电路中设置了DDC存储器U2（M24C02WMN6）。在DDC存储器U2中，存储了有关显示器的基本信息（如厂商、型号、显示模式配置等），U2通过5脚（DDC串行数据）、6脚（DDC串行时钟）与计算机主机进行通信，完成液晶显示器的身份识别，只有识别显示器后，两者才能同步、协调、稳定的工作。
图1 AOC LM729液晶显示器输入接口电路 从图1中可以看出，由于存储器U2的8脚供电端由电脑主机输出的VGA_5V（由计算机主机产生，通过VGA接口的9脚送到显示器）和显示器电源产生的＋5V电压共同供电，因此，即使显示器不开机，存储器也可工作（不开机时由VGA_5V供电），以方便计算机主机随机读取DDC存储器中的信息。
电子技术课程设计——逻辑信号电平测试器 齐齐哈尔大学通信与电子工程学院 电子123：XXX 指导教师：XXX老师 2014年06月23日
逻辑信号电平测试器 一、设计任务 1.设计目的：（1）学习逻辑判断电路的设计方法 （2）研究逻辑判断电路的设计方案 （3）掌握逻辑判断电路的原理和使用方法 （4）进一步熟悉电子线路系统的装调技术 2.技术指标：（1）测量范围:低电平U L <0.8V,高电平U H >3.5V （2）被测信号为高电平时，用1KHZ的音响表示，红色指示灯点亮 （3）被测信号为低电平时，用500HZ的音响表示，绿色指示灯点亮 （4）当被测信号在0.8~3.5V之间时,不发出音响，指示灯不亮 （5）输入电阻大于20KΩ （6）工作外接电源为5V，芯片内部供电为12V 二、设计方案论证 1.设计方案：为了方便进行对某点的逻辑信号电平的测试，设计一个逻辑信号电平测试器。电路是由输入电路、逻辑状态判断电路、二极管LED指示灯电路、音响电路模块组成。以逻辑状态判断电路为核心电路，音响电路则利用LM324（或UA741）设计RC震荡电路分别产生1KH Z和500H Z的频率提供给扬声器，能分别发出不同频率的声信号。根据LED指示灯电路和音响电路所产生的不同颜色光亮及声信号来更方便直接判断高低电平信号。 2.方案论证：根据所设计的原理框图和设计方案，画出电路原理图，设计电路简单明了，各电路部分规划清晰，所涉及元器件简单常用，易于购买。U i采用5V可调电源输入，高电平时，LED指示灯红灯亮，扬声器发出1KH Z声音；低电平时，LED指示灯绿灯亮，扬声器发出500H Z声音。便于及时直观测量电平变化。 三、电路结构及其工作原理 1.电路的结构框图： 图1为测试器的原理框图。由图看出电路可以由5部分组成：输入电路、逻辑状态判断电路、音响电路、指示灯电路和电源。
高速数据采集系统信号调理电路的设计 上海交通大学电子信息与电气工程学院(200030) 乔 巍 杜爱玲 陈 春 叶 生摘 要 文章针对基于微控制器和PC 的高速数据采集系统,在讨论了信号调理电路功能及必要 性的基础上,给出了包括信号放大、衰减、隔离和滤波的设计方案,并对滤波电路的拓扑设计进行了研究。此外,针对广泛存在的电力信号采集与分析,以电能质量为分析、研究对象,给出了基于Sallen 2Key 和状态变量拓扑的滤波方案。对高速数据采集系统精度的提高和采集设备的保护具有实际意义。关键词 信号调理 高速数据采集 Sallen 2Key 拓扑 状态变量拓扑 目前,基于微控制器及基于PC 和内插板卡的数据采集系统在很大领域内得到了应用[1]。数据采集卡和微控制器前端的高速A/D 转换作为信号采集设备非常适合用来测量电压信号。但是,许多传感器和变送器输出的信号必须经过调理之后,才能进入数据采集卡、高速A/D 转换器或设备 ,以实现有效精确的测量。这种前端的预处理,一般就称为信号调理,包括信号放大衰减、滤波、电气隔离和多路技术。图1为基于PC 和内插板卡的数据采集系统框图[2]。 图1 基于PC 和内插板卡的数据采集系统框图 1 信号调理电路的组成 1.1 放大衰减电路 由于很多信号幅度比较小,所以需要通过放大器来提高测量的精度。放大器通过匹配信号电平和A/D 转换器的测量范围,来达到提高测量分辨率的目的。出于这个原因,现在许多数据采集卡都包括了板载放大器。同样情况,当需要数字化的电压超过了允许输入范围时,衰减就不可缺少了。1.2 隔离电路 数据采集系统中不合适的接地是造成测量问题和数据采集卡损坏的最普遍原因。对信号进行电气隔离可以防止这些问题的发生。隔离破坏了接地环路,避免了高的共模电压,并且保护了价格不菲的数据采集设备 。 通常的隔离方法有利用光耦、磁或者容性隔离器。磁或容性隔离器将信号从电压形式调制成频率形式。频率能够在转回成电压之前以非直接物理连接的方式通过变压器或者电容。当将被测信号的地和数据采集系统的地连起来的时候,会发现在两处输入的地之间存在一定的电势差,这个电压称为共模电压。如果我们用的是一个单端测量系统,如图2所示,测得的电压就会包括期望测试的电压V s 和共模电压V G 。如果采用差分输入为数据采集卡的输入方式,就能消除这些共模电压,一般说来,典型值能高达12V 。然而,高的地之间的电势差或者接地环路,都会损坏未经保护的数据采集设备。如果没有办法消除这种电势差,那么,就可以用信号隔离器来破坏接地环路以达到消除共模电压的作用。隔离器的另一个作用就是抑制一些来自电力线、闪电或者高压设备的浪涌高压。当存在这种高压的时候,一个浪涌往往能损坏设备。信号隔离器通过切断连接,建立了数据采集系统和这些高压浪涌之间的屏障。 图2 隔离原理 1.3 滤波电路 信号调理往往需要抑制一定频率范围内的噪 声,而噪声对于不同的系统有不同的含义。对于数据采集系统来说,通常有两种情况,一是来自于电力线或机器的频率在50Hz 或60Hz 的噪声,对于这种情况,大多数信号调理器的设计采用低通滤波器来实现最大程度的抑制[3]。 另一种常见的用法是用来防止信号混叠,这是由于采样率太低而引起的现象。奈奎斯特定理指出,如果对一种模拟信号进行采样,所有频率超过1/2采样率的信号都会以一种低频率信号的方式出现。我们只有在采样前把所有频率超过1/2采样率
8位A/D转换器芯片ADC0809 ADC0809是CMOS单片型逐次逼近式A/D转换器，ADC0809的主要特性： ● 它是具有8路模拟量输入、8位数字量输出功能的A/D转换器。 ● 转换时间为100μs。 ● 模拟输入电压范围为0V～+5V，不需零点和满刻度校准。 ● 低功耗，约15mW。 (1)ADC0809结构框图及引脚说明 图4.24 ADC0809的结构框图和引脚 通道选择开关 通道地址锁存和译码 逐次逼近A/D转换器 8位锁存器和三态门 (2)ADC0809的工作过程 对ADC0809的控制过程是： ① 首先确定ADDA、ADDB、ADDC三位地址，决定选择哪一路模拟信号; ② 使ALE端接受一正脉冲信号，使该路模拟信号经选择开关到达比较器的输入端;
③ 使START端接受一正脉冲信号，START的上升沿将逐次逼近寄存器复位，下降沿启动A/D转换; ④ EOC输出信号变低，指示转换正在进行。 ⑤ A/D转换结束，EOC变为高电平，指示A/D转换结束。此时，数据已保存到8位三态输出锁存器中。此时CPU就可以通过使OE信号为高电平，打开ADC0809三态输出，由ADC0809输出的数字量传送到CPU。 (3)CPU读取A/D转换器数据的方法 ① 查询法 优点:接口电路设计简单。 缺点：A/D转换期间独占CPU，致使CPU运行效率降低。 ② 定时法： 优点:接口电路设计比查询法简单，不必读取EOC的状态。 缺点：A/D转换期间独占CPU，致使CPU运行效率降低;另外还必须知道A/D转换器的转换时间。 CPU读取A/D转换器数据的方法 ③ 中断法 优点：A/D转换期间CPU可以处理其它的程序，提高CPU的运行效率。图4.25 ADC0809接口电路 缺点：接口电路复杂。 (4)ADC0809接口电路
逻辑信号电平测试器的设计 1. 技术指标 设计、组装、调试逻辑信号电平测试器。测试器测量范围：低电平小于0.8V，高电平大于3.5V;用1KHz的音响表示被测信号是高电平，用800Hz的音响表示被测信号是低电平，当被测信号在0.8--3.5V之间时，不发出音响; 工作电源为5V。 2. 设计方案及其比较 2.1 逻辑信号电平测试器的基本原理 电路由输入电路、逻辑判断电路、音响信号产生电路和音响驱动电路，由四部分子电路组成。 电路的输入信号Vi由输入电路输出后，经过逻辑判断电路，在该电路中，通过比较器的比较测试，将该信号区分为高电平和低电平两个信号分别输入音响信号产生电路，在音响信号产生电路中，通过两个电容的充，放电过程，产生不同频率的脉冲信号，在音响驱动电路中，不同频率的脉冲信号使得扬声器发出不同音调的响声，通过音调的不同来区分高低电平的不同。 2.2 方案一 图1为方案一的电路原理图。电路由输入电路、逻辑判断电路、音响信号产生电路和音响驱动电路，由四部分子电路组成。
图1 方案一的原理图2.2.1 输入电路 由R 1和R 2 组成，电路的作用是保证测试器输入端悬空时，输入电压既不是高电平，也 不是低电平。一般情况下，在输入端悬空时，输入电压取Vi=1.4V。根据技术指标要求输入电阻大于20K?。由此可得：1.4V=R2/(R1+R2)5V，R1//R2=20K?。理论值计算得：R1=71.4K ?，R2=27.8Ｋ?。 2.2.2 逻辑判断电路 R3和R4的作用是给U1的反相输入端提供一个3.5V的电压（高电平的基准平的基准）；R5 为二极管D1、D2的限流电阻。D1、D2的作用是提供低电平信号基准具体逻辑判断情况是：当输入是高电平时，Vu1=5V，Vu2=0；当输入是低电平时，Vu1=0V，Vu2=5V; 当输入在0.8~3.5V之间，则Vu1=Vu2=0.由此可得：R4/（R4+R3）·5V=3.5V。所以理论上，R3：R4=3:7。 2.2.3 音响信号产生电路 主要由两个比较器U3和U4组成，根据前面对逻辑判断电路输出的研究，分三种情况讨论。 （1）当输入在0.8~3.5V之间，则Vu1=Vu2=0： 由于稳态时，电容C1两端电压为零，并且此时Vu1和Vu2两输入端均为低电平，二极管D3和D4截止，电容C1没有充电回路，而U3的同相输入端为基准电压3.5V，使得
基于FPGA 高速数据采集的解决方案 于 1 ,肇云波2 (1.贵州大学通信工程学院 贵州贵阳 550003;2.沈阳理工大学 辽宁沈阳 110168) 摘 要:随着接口速度和带宽的不断提高,有必要对高速数据采集问题进行研究。如何在高接口速率的情况下正确采集到有效的数据,成为目前要解决的问题。解决此问题的方法是采用Xilinx Virtex 4FP GA 的ChipSync 或Altera Stratix Ⅱ FP GA DPA (动态相位调整)两种不同技术,并介绍了Altera DPA 技术在高速源同步接口的实际设计过程。使用这两种技术 的结果是在数据速率达到1Gb/s 时,完成对有效数据的正确采集。 关键词:源同步;FP GA ;ChipSync ;DPA 中图分类号:TP355+14 文献标识码:B 文章编号:1004373X (2007)0514504 High Speed Data Acquisition B ased on FPG A YU Xuan 1,ZHAO Yunbo 2 (https://www.doczj.com/doc/8315800342.html,munication Engineering College ,Guizhou University ,Guiyang ,550003,China ;2.Shenyang Ligong University ,Shenyang ,110168,China ) Abstract :With the interface speed and bandwidth is constantly increasing ,it is important to undertake a study of high 2speed data acquisition.How to collect the high rate of correct data effective is the current problem should be solved.One way is using Chip Sync of FP GA Xilinx Virtex4or DPA (dynamic phase adjustment )of the Altera Stratix ⅡFP GA which are two different technical approaches.We introduced the actual design process of Altera DPA technology in high 2speed source syn 2chronous interfaces.The results of using both techniques show that it could complete the effective collection of the correct data at 1Gb/s data rates. K eywords :source synchronization ;FP GA ;Chip Sync ;DPA 收稿日期:20060726 当前,越来越多的通信系统工作在很宽的频带上,对于保密和抗干扰有很高要求的某些无线通信更是如此。随着信号处理器件的处理速度越来越快,数据采样的速率也变得越来越高,在某些电子信息领域,要求处理的频带要尽可能宽,动态范围要尽可能大,以便得到更宽的频率搜索范围,获取更大的信息量。因此,通信系统对信号处理前端的A/D 采样电路提出了更高的要求,即希望A/D 转换速度快而采样精度高,以便满足系统处理的要求[1]。随着系统时钟的不断提高,系统同步的收发两端的时钟延迟不能得到有效地解决,因此提出采用源同步接口设计的解决方案。在数据接口速度和带宽的不断提高,数据有效窗口不断缩减的情况下,源同步接口无法采集到正确数据,因此在信号余量不断缩减的情况下,采用Xilinx Virtex 4FP GA 或Altera Stratix ⅡFP GA 的两种不同技术解决如何正确地采集数据的问题是有效的,并在SPI 412高速源同步接口上得到广泛的应用。1 系统同步与源同步的简述1.1 系统同步与源同步 系统同步中多个部件在同一个系统时钟下同步工作, 各个部件之间的通道只传递数据,数据的时序关系以系统时钟为参考,在常见的电子系统中通常采用系统同步设计方式。系统同步设计具有部件间各系统全局同步工作的特点,但是在部件之间高速传递数据时接口收发两端的时延比较难确定,因此不太适合高速的芯片间的接口设计。 源同步系统中每两个部件之间数据单项或双向传递,在和数据同向的传递方向上同时传一个和数据保持特定相位关系的参考时钟,在数据的源端,参考时钟和数据保持确定的相位关系,而在数据的目的端,另外一个部件可以根据参考时钟的相位来准确捕获对应的数据。源同步接口是相对系统同步接口而言的,通常存在于两个芯片之间的局部,他的时钟和数据之间关系是局部的、是准确的,时延模型得到了进一步的简化,因此非常适合高速芯片间的接口设计。 随着系统互连的带宽的需求的不断增长,源同步接口逐渐成为主流,得到了广泛的应用。目前SFI 24(SERDES 到“成帧器”的接口)和SPI 412(系统信息包接口,level4, phase2)接口已经采用了源同步互连的接口,而且接口带 宽可达到16GHz 。电信网络中SPI 412,SFI 24和XSBI 和大量的高速存储器DDR SDRAM ,DDR2SDRAM ,QDR ⅡSRAM ,PLDRAM Ⅱ已广泛采用源同步设计技术。 5 41
逻辑信号电平测试器的设计 课程设计的任务与目的 学生通过理论设计和实物制作解决相应的实际问题，巩固和运用在《模拟电子技术》中所学的理论知识和实验技能，掌握常用的模拟电路的一般设计方法，提高设计能力和实践动手能力，为以后从事电子电路设计、研发电子产品打下良好的基础。 课程设计的基本要求 掌握电子电路分析和设计的基本方法。包括：根据设计任务和指标初选电路；调查研究和设计计算确定电路方案；选择元件、安装电路、调试改进；分析实验结果、写出设计总结报告。 培养一定的自学能力、独立分析问题的能力和解决问题的能力。包括：学会自己分析解决问题的方法；对设计中遇到的问题，能通过独立思考、查询工具书和参考文献来寻找解决方案，掌握电路测试的一般规律；能通过观察、判断、实验、在判断的基本方法解决实验中出现的一般故障；能对实验结果独立的进行分析，进而做出恰当的评价。 掌握普通电子电路的生产流程及安装、布线、焊接等基本技能。巩固常用电子仪器的正确使用方法，掌握常用电子器件的测试技能。 通过严格的科学训练和设计实践，逐步树立严肃认真、一丝不苟、实事求是的科学作风，并逐步建立正确的生产观、经济观和全局观。 课设计任务 （一）设计目的 学习逻辑信号电平测试器的设计方法。 设计要求和技术指标 在检修数字集成电路组成的设备时，经常需要使用万用表对电路的故障部位的高低电平进行测量，以便分析故障原因。使用这些仪器能较准确地测出被测点信号电平的高低和被测信号的周期，但使用者必须一面用眼睛看着万用表的表盘或者示波器的屏幕，
一面寻找测试点，因此使用起来很不方便。本课题所设计的一起采用声音来表示被测信号的逻辑状态，高电平和低电平分别用不同声调的声音来表示，使用者无需分神去看万用表的表盘或示波器的荧光屏。 1.技术指标 （1）测量范围：低电平<，高电平>； （2）用1KHz的音响表示被测信号为高电平； （3）用800Hz的音响表示被测信号为低电平； （4）当被测信号在～之间时，不发出音响； （5）输入电阻大于20kΩ； （6）工作电源为5V； 2．设计要求 （1）进行方案论证及方案比较； （2）分析电路的组成及工作原理； （3）进行单元电路设计计算； （4）画出整机电路图； （5）写出元件明细表； （6）小结和讨论； （7）写出对本设计的心得体会； 3.撰写内容要求： （1）设计说明书一份（不少于10页）； （2）整机电路图一份（B5纸）； （3）元件明细表一份； （4）正文层次分明、客观真实、绘图规范、书写工整、语言流畅； （5）设计中引用的参考文献不少于5篇；
1X9非对称： 应用领域： 视频光端机，各类光纤监控系统。 视频信号（高速）采用PECL电平，控制信号84M以下（低速）采用TTL电平，155M以上采用PECL 电平 ECL电路是射极耦合逻辑，ECL电路的最大 优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数 量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 各种电平标准的讨论（TTL，ECL，PECL，LVDS、CMOS、CML.......）已有 601 次阅读2008-9-24 14:30|个人分类:网摘－技术活儿 ECL电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称与TTL电路 不同，ECL电路的最大特点是其基本门电路工作在非饱和状态所以，ECL 电路的最大 优点是具有相当高的速度这种电路的平均延迟时间可达几个毫微秒甚至亚毫微秒数 量级,这使得ECL集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当 电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。 由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所
以单元电路的功耗较大。 从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获 得两种逻辑电平输出，这将大大简化逻辑系统的设计。 ECL集成电路的开关管对的发射极具有很大的反馈电阻，又是射极跟随器输出， 故这种电路具有很高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻 辑信号的缓冲作用。 在通用的电子器件设备中，TTL和CMOS电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。 1 几种常用高速逻辑电平 1.1LVDS电平 LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS 接口又称RS644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。 LVDS的典型工作原理如图1所示。最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线对的电流源组成，电流通常为3.5 mA。LVDS接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 Ω的匹配电阻，并在接收器的输入端产生大约350 mV的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0”状态。