LECTURE 080 – LATCHUP AND ESD
LECTURE ORGANIZATION
Outline
? Latchup
? ESD
? Summary
CMOS Analog Circuit Design, 2nd Edition Reference
Pages 48-52 and new material
CMOS Analog Circuit Design? P.E. Allen - 2010
CMOS Analog Circuit Design ? P.E. Allen - 2010
Guidelines for Guard Rings
? Guard rings should be low resistance paths.
? Guard rings should utilize continuous diffusion areas.
? More than one transistor of the same type can be placed inside the same well inside the same guard ring as long as the design rules for spacing are followed.
? Only 2 guard rings are required between adjacent PMOS and NMOS transistors
? The well taps and/or the guard ring should be laid out as close to the MOSFET source as possible.
? I/O output NMOSFET should use butted composite for source to bulk connections when the source is electrically connected to the p -well tap. If separate well tap and source connections are required due to substrate noise injection problems, minimize the source-well tap spacing. This will minimize latch up and early snapback of the output MOSFETs with the drain diffusion tied directly (in metal) to the bond pad.
Lecture 080 – Latchup and ESD (3/24/10)Page 080-20
ESD IN CMOS TECHNOLOGY
What is Electrostatic Discharge?
Triboelectric charging happens when 2 materials come in contact and then are separated.
An ESD event occurs when the stored charge is discharged.
Lecture 080 – Latchup and ESD (3/24/10)Page 080-24 ESD Influence on Components
An ESD event typically creates very high values of current (1-10A) for very short periods of time (150 ns) with very rapid rise times (1ns).
Therefore, components experience extremely high values of current with very little power dissipation or thermal effects.
Resistors – become nonlinear at high currents and will breakdown
Capacitors – become shorts and can breakdown from overvoltage (pad to substrate) Diodes – current no longer flows uniformly (the connections to the diodes represent the ohmic resistance limit)
Transistors – ESD event is only a two terminal event, the third terminal is influenced by parasitics and many of the transistor parameters are poorly controlled.
? MOSFETs – the parasitic bipolar experiences snapback under an ESD event
? BJTs – will experience snapback under ESD event
CMOS Analog Circuit Design ? P.E. Allen - 2010
ESD Practice
General Guidelines:
? Understand the current flow requirements for an ESD event
? Make sure the current flows where desired and is uniformly distributed ? Series resistance is used to limit the current in the protected devices ? Minimize the resistance in protecting devices
? Use distributed (smaller) active clamps to minimize the effect of bus resistance ? Understand the influence of packaging on ESD ? Use guard rings to prevent latchup Check list:
? Check the ESD path between every pair of pads
? Check for ESD protection between the pad and internal circuitry ? Check for low bus resistance
- Current: Minimum metal for ESD 40 x Electromigration limit
- Voltage: 1.5A in a metal bus of 0.03 /square of 1000μm long and 30μm wide gives
a voltage drop of 1.5V
? Check for sufficient contacts and vias in the ESD path (uniform current distribution)
Lecture 080 – Latchup and ESD (3/24/10)Page 080-32
SUMMARY
? Latchup is the creation of a low impedance path between the power supply rails resulting in excessive current.? The conditions for latchup are:
- A four-layer, pnpn structure connected between power supply rails - An injector (any diffusion connected to a pad)- A stimulus
? Latchup is prevented by:
- Keeping the NMOS and PMOS transistors separated - Reducing the well resistance with appropriate well ties - Surrounding the transistors with guard rings
? ESD is caused by triobelectric charging which discharges through the IC when the power is off
? The current produced by an ESD event must be controlled – uniform current flow,minimum voltage drop, and must not flow through sensitive circuitry
? An ESD event turns on very quickly (<1ns), has a high peak current (1A), and lasts for approximately 100 ns.
? ESD clamps consist of breakdown clamps (snapback) and non-breakdown clamps.
目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1 反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1 闩锁效应简介 (4) 3.2 闩锁效应机理研究 (4) 3.3 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 4.1 版图级抗栓所措施 (6) 4.2 工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10) I / 12
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures W angxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为 1
半导体集成电路典型试题 绪论 1、什么叫半导体集成电路？ 【答案：】 通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。 集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。 2、按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写 【答案：】 小规模集成电路（SSI），中规模集成电路（MSI），大规模集成电路（VSI），超大规模集成电路（VLSI），特大规模集成电路（ULSI），巨大规模集成电路（GSI） 3、按照器件类型分，半导体集成电路分为哪几类？ 【答案：】 双极型（BJT）集成电路，单极型（MOS）集成电路，Bi-CMOS型集成电路。 4、按电路功能或信号类型分，半导体集成电路分为哪几类？ 【答案：】 数字集成电路，模拟集成电路，数模混合集成电路。 5、什么是特征尺寸？它对集成电路工艺有何影响？ 【答案：】 集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。 6、名词解释：集成度、wafer size、die size、摩尔定律？ 【答案：】 7、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,分析它的工作原理。 【答案：】
该电路可以完成NAND逻辑。与一般动态组合逻辑电路相比，它增加了一个MOS管M kp，它可以解决一般动态组合逻辑电路存在的电荷分配的问题。对于一般的动态组合逻辑电路，在评估阶段，A=“H” B=“L”, 电荷被OUT处和A处的电荷分配，整体的阈值下降，可能导致OUT的输出错误。 该电路增加了一个MOS管M kp，在预充电阶段，M kp导通，对C点充电到V dd。在评估阶段，M kp 截至，不影响电路的正常输出。 8、延迟时间 【答案：】 时钟沿与输出端之间的延迟 第1章集成电路的基本制造工艺 1、四层三结的结构的双极型晶体管中隐埋层的作用 【答案：】 减小集电极串联电阻，减小寄生PNP管的影响 2、在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响 【答案：】 电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大 3、简单叙述一下pn结隔离的NPN晶体管的光刻步骤 【答案：】 第一次光刻：N+隐埋层扩散孔光刻 第二次光刻：P隔离扩散孔光刻 第三次光刻：P型基区扩散孔光刻 第四次光刻：N+发射区扩散孔光刻 第五次光刻：引线孔光刻
西安理工大学研究生课程论文/研究报告 课程名称：器件可靠性与失效分析 课程代号：050114 任课教师：王彩琳 题目：CMOS电路结构中的闩锁效应 及其防止措施 完成日期：2012 年 3月15日学科：电子科学与技术 学号：1108090479 姓名：孟照伟 成绩： 2012 年
CMOS电路结构中的闩锁效应 及其防止措施 由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出[1]。 闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1 闩锁效应形成机理 以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。 图l 带有寄生晶体管的P阱CMOS反相器的截面图
C M O S集成电路闩锁效应形成机理和对抗措 施
精品好文档，推荐学习交流 仅供学习与交流，如有侵权请联系网站删除谢谢10 目录 摘要： (1) 0 前言 (1) 1闩锁效应产生背景 (2) 2 CMOS反相器 (2) 2.1反相器电路原理 (2) 2.2反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 3.1闩锁效应简介 (4) 3.2闩锁效应机理研究 (4) 3.3闩锁效应触发方式 (6) 4闩锁措施研究 (6) 4.1版图级抗栓所措施 (6) 4.2工艺级抗闩锁措施 (7) 4.3 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (9)
精品好文档，推荐学习交流 CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 仅供学习与交流，如有侵权请联系网站删除谢谢10
温度变化对闩锁效应的影响 一介绍 1.1 闩锁效应 CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。在当今CMOS成为VLSL关键工艺的同时，CMOS 结构中的闩锁效应，则成为至关重要的问题。随着器件尺寸的不断缩小，这个问题更加突出。闩锁效应(Latch-up)又称闭锁、自锁、闸流效应，这种效应是CMOS 电路中固有的。是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。这种骤然增大的电流会将电路烧毁。因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。 1.2闩锁效应机理 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P衬是NPN的基极，也是PNP的集电极，也就是NPN的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET的沟道，这样栅压就不能控制电流。 图1 CMOS闩锁效应示意图及其等效电路 1.3 闩锁效应产生的条件和触发方式 产生条件：（1）电路存在正反馈，其相关的PNPN结构的回路增益必须大于1；（2）必须存在一种偏置条件，使两只双极型晶体管导通的时间足够长；（3）维持闩锁
第一部分考试试题 第0章绪论 1.什么叫半导体集成电路？ 2.按照半导体集成电路的集成度来分，分为哪些类型，请同时写出它们对应的英文缩写？ 3.按照器件类型分，半导体集成电路分为哪几类？ 4.按电路功能或信号类型分，半导体集成电路分为哪几类？ 5.什么是特征尺寸？它对集成电路工艺有何影响？ 6.名词解释：集成度、wafer size、die size、摩尔定律？ 第1章集成电路的基本制造工艺 1.四层三结的结构的双极型晶体管中隐埋层的作用？ 2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。 3.简单叙述一下pn结隔离的NPN晶体管的光刻步骤？ 4.简述硅栅p阱CMOS的光刻步骤？ 5.以p阱CMOS工艺为基础的BiCMOS的有哪些不足？ 6.以N阱CMOS工艺为基础的BiCMOS的有哪些优缺点？并请提出改进方法。 7. 请画出NPN晶体管的版图，并且标注各层掺杂区域类型。 8.请画出CMOS反相器的版图，并标注各层掺杂类型和输入输出端子。 第2章集成电路中的晶体管及其寄生效应 1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。 2.什么是集成双极晶体管的无源寄生效应？ 3. 什么是MOS晶体管的有源寄生效应？ 4. 什么是MOS晶体管的闩锁效应，其对晶体管有什么影响? 5. 消除“Latch-up”效应的方法？ 6.如何解决MOS器件的场区寄生MOSFET效应？ 7. 如何解决MOS器件中的寄生双极晶体管效应？ 第3章集成电路中的无源元件 1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？ 2.集成电路中常用的电容有哪些。 3. 为什么基区薄层电阻需要修正。 4. 为什么新的工艺中要用铜布线取代铝布线。 5. 运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为20W/c㎡,该电阻上的压降为5V,设计此电阻。 第4章TTL电路 1.名词解释
闩锁效应的简介 基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。 闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。 CMOS电路闩锁效应的形成机理 寄生双极晶体管介绍 带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。
CMOS集成电路闩锁效应形成机理和对抗措施
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目录 摘要： (1) 0 前言 (1) 1 闩锁效应产生背景 (2) 2 CMOS反相器 (3) 反相器电路原理 (3) 反相器工艺结构 (3) 3 闩锁效应基本原理 (4) 闩锁效应简介 (4) 闩锁效应机理研究 (4) 闩锁效应触发方式 (6) 4 闩锁措施研究 (6) 版图级抗栓所措施 (6) 工艺级抗闩锁措施 (7) 电路应用级抗闩锁措施 (9) 5 结论 (9) 参考文献: (10)
CMOS集成电路闩锁效应形成机理和对抗措施 摘要： CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。 本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。 关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅 Study on the mechanism of Latch-up effect in CMOS IC and its countermeasures Wangxin Abstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied． Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC. Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor. 0 前言 CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为CMOS
闩锁效应（latch up） 闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了. 为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。 第一部分 latch up的原理 我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）, 下面我分别解释。 我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）
理解了npn，那么pnp就好办，如图2。 图2清楚的表示了latch up的回路。左边是npn，右边是pnp， 图3是电路示意图。 大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。 那么电流怎么走呢？
提纲 1、闩锁效应 闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地 之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路 2、闩锁效应机理 2.1 器件级别上 图 1 CMOS 结构图 如图1所示，CMOS发生闩锁效应时，其中的NMOS的有源区、P衬底、N 阱、PMOS的有源区构成一个n-p-n-p的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP的集电极是连着的；N阱既是PNP的基极，也是NPN的集电极。再因为P衬底和N阱带有一定的电阻，分别用R1和R2来表示。 当N阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V，就会是Q1或者Q2开启。例如Q1开启，它会提供足够大的电流给R2,使得R2上的压降也达到0.7V，这样R2也会开启，同时，又反馈电流提供给Q1,形成恶性循环，最后导致大部分的电流从VDD直接通过寄生晶体管到GND，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。 2.2 集总元件上 图1 中的寄生晶体管连接关系可以用集总元件来表示，如图2 所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。该结构具有如图3 所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。即双端PNPN吉在正向偏置条件下，器件开始处于正向阻断状
态，当电压达到转折电压V BF时，器件会经过负阻区由阻断状态进入导通状态. 这 种状态的转换，可以由电压触发（l g=O），也可以由门极电流触发（l g工0）。门极触发大大降低了正向转折电压。 从上图可以推导出如下的关系 其中，和5 分别是PNP和NPN共基极增益, 对上式进行调整，得到如下关系： co是集电极饱和电流 其中 在低阻抗时，l co/l t可以忽略，另，在一般情况下, a丄十口|| = i十0丄&丄+；af|| 或者 內0产1 + 0血（內+ 1）+ < |5|W1+ 1）I t 0,可以发现 (3 a) (3b) 其中 图2 PNPN双端器件
电路系统中的闩锁效应及其预防设计 摘要：针对CMOS 集成电路的闩锁效应，围绕实际应用的电路系统中易发 生闩锁效应的几个方面进行了详细说明，提出了采用严格的上电时序、基于光 耦的电路隔离设计和热插拔模块的接口方法，可以有效地降低发生闩锁效应的 概率，从而提高电路系统的可靠性。关键词：闩锁效应：上电时序；光耦；热 插拔 O 引言毫无疑问，基于CMOS(Complementary Metal-Oxide-Semiconductor) 技术的集成电路是目前广泛应用的一种电路结构，其主要优点是低功耗、较佳 的噪声抑制能力、很高的输入阻抗等。而且，CMOS 所特有的闩锁效应(latch- up)较早就引起了关注，在1997 年，EIA／JEDEC 协会就制定了一个半静态的 闩锁效应测试方法，用以测量集成电路产品的抗闩锁能力，并定义闩锁效应的 失效判定标准。目前，公认的几个引起IC 闩锁效应的内在原因有：(1)外界 信号或者噪声干扰，一般为I／O 口处的信号翻转易使寄生NPN 与PNP 获得正 偏状态；(2)寄生三极管的电流放大系数偏大，满足βn 乘以 βp≥1；(3)衬底和阱内分布电阻分布不合理；(4)电源能提供的电流大 于等于寄生晶闸管的维持电流。因此，在制造CMOS 集成电路时，可采用如 外延衬底、倒掺杂阱、绝缘体基硅外延技术和保护环等技术，以避免闩锁效应。 具体应用集成电路时，应避免如下情况：(1)器件I／O 管脚电压超过器件供 电电压或低于地电压；(2)信号在I／O 管脚上电压或电流变化太快；(3)器件 电源管脚上出现浪涌或跌落。为克服具体应用时出现的闩锁效应，宋慧滨等 在功率集成电路的高低压之间做了一道接地的保护环，将闩锁触发电压提高一 个数量级；程晓洁等设计了稳压器的foldback 过流保护电路，不仅较好地保护 稳压器，降低系统损失的功耗，同时也降低了可能出现的闩锁效应概率；王源
什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 ? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 ? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 ? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 ? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析
闩锁效应 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p 结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN 双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析
《CMOS集成电路闩锁效应》第一章：引言 内容简述： 主要介绍集成电路工艺制程技术的发展过程，集成电路工艺制造技术从最初的BJT 工艺制造技术发展到CMOS工艺制造技术，同时器件也从最初的BJT发展的MOSFET。由于体CMOS集成电路中所固有的寄生NPN和寄生PNP会组成的电路，它在一定的条件下被触发而形成低阻通路，从而产生大电流，并且由于正反馈电路的存在而形成闩锁，导致CMOS集成电路无法正常工作，甚至烧毁芯片，通常把该现象称为闩锁效应。 闩锁效应存在于体CMOS集成电路中，它一直是CMOS集成电路可靠性的一个潜在的严重问题，随着CMOS工艺技术的不断发展，工艺技术日趋先进，器件的特征尺寸越来越小，并且器件间的间距也越来越小，集成电路的器件密度越来越大，集成电路的闩锁效应变得越来越严重，特别是在IO电路中。 本章侧重介绍闩锁效应出现的背景和概况。 第一章：引言-------------------------------------------------------------------------------------------- 1.1 闩锁效应概述-------------------------------------------------------------------------------------- 1.1.1闩锁效应出现的背景---------------------------------------------------------------------- 1.1.2闩锁效应简述-------------------------------------------------------------------------------- 1.2 闩锁效应概况-------------------------------------------------------------------------------------- 1.3 小结---------------------------------------------------------------------------------------------------- 1.1闩锁效应概述 1.1.1 闩锁效应出现的背景[1] 最早出现的集成电路工艺技术是双极型工艺技术，它也是最早应用于实际生产的集成电路工艺技术。随着微电子工艺技术的不断发展，工艺技术日趋先进，其后又相继出现了PMOS、NMOS、CMOS、BiCMOS和BCD等工艺技术。 1947年，贝尔实验室的Bardeen、Shockley和Brattain发明了第一只点接触晶体管。1949年，贝尔实验室的Shcokley提出pn结和双极型晶体管理论。1951年，贝尔实验室制造出第一只锗双极型晶体管。1956年，德州仪器制造出第一只硅双极型晶体管。1958年，基尔比和诺伊斯两人各自独立发明了集成电路。1961年，美国空军先后在计算机及民兵导弹中使用双极型集成电路。1970年，硅平面工艺技术成熟，双极型集成电路开始大批量生产。 由于双极型工艺技术制造流程简单、制造成本低和成品率高，另外在电路性能方面它具有高速度、高跨导、低噪声、高模拟精度和强电流驱动能力等方面的优势，它一直受到设计人员的青睐，在高速电路、模拟电路和功率电路中占主导地位，但是它的缺点是集成度低和功耗大，其纵向(结深)尺寸无法跟随横向尺寸成比例缩小，所以在VLSI(超大规模集成电路)中受到很大限制，在20世纪70年代之前集成电路基本是双极型工艺集成电路。20世纪70年代，NMOS和CMOS工艺集成电路开始在逻辑运算领域逐步取代双极型工艺集成电路的统治地位，但是在模拟器件和大功率器件等领域双极型工艺
温度变化对闩锁效应的影响 PNP三极管及一个NPN三极管相串接的PNPN四层结构。在加VDD后，J1，J3两个PN结处于正向偏置，J2处于反向偏置。Ic1 = a II + ICO1Ic2 = a2 I + ICO2 I = Ic1 + Ic2由上两式得I =(a1 + a2 ) I + ICO1 + ICO2 I = (ICO1 + ICO2)/[1－ (a1 + a2 ) ]当(a1 + a2 )＝1，电路总电流I CMOS电路发生闩锁效要满足以下四个条件：电路能够进行开关转换，相关的PNPN结构回路增益必须大于1；寄生双极晶体管的发射极－基极处于正向偏置。最初仅一个晶体管处于正偏，当电流注入后，引起另一个晶体管的发射极－基极处于正向偏置；电流的电源能够提供足够高的电压，其数值大于或等于维持电压；触发源能保持足够长的时间，使器件进入闩锁状态。温度对闩锁效应的影响，主要是对MOS器件阈值电压和漏极电流的影响。MOS阈值电压与温度的关系：对于N沟道MOSFET，dVt/dT<0，阈值电压具有负温度系数；对于P沟道MOSFET的阈值电压具有正温度系数。当温度升高时，NMOS的阈值电压降低，更容易发生闩锁效应。PMOS的阈值电压升高，可有效降低闩锁效应发生几率。MOS漏极电流与温度的关系：当（VGS-VT）较大时，,当（VGS-VT）较小时，,也就是说当开启电压较小，即RwellRsub上的电压较大时，漏极电流与温度成反比，温度升高，电流增大，闩锁效应增大。当开启电压较大，即
RwellRsub上的电压较小时，漏极电流与温度成正比，温度升高，电流增小，闩锁效应减弱。
Latch up 的定义 Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一 Latch up 的原理分析 Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B 的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。 产生Latch up 的具体原因 ? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。 ? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 ? ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。 ? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。 ? Well 侧面漏电流过大。 防止Latch up 的方法
什么是闩锁效应？ 闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。 静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。 MOS工艺含有许多内在的双极型晶体管。在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。 例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。 可以通过提供大量的阱和衬底接触来避免闩锁效应。闩锁效应在早期的CMOS工艺中很重要。不过，现在已经不再是个问题了。在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。 Latch up 的定义 ? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路 ? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流 ? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大 ? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一