数字逻辑电路设
计课程设计
——多功能数字钟
学校
专业班级
姓名
学号
数字系统综合设计
——多功能数字钟
实验目的
1.学会将VHDL程序生成为自己的逻辑器件；
2.学会应用数字系统方法进行电路设计；
3.能够更加熟练得运用VHDL语言来编写、开发自己的数字电路；
4.进一步掌握QuartusⅡ软件的用法；
5.理解和实践编写较大型逻辑电路的步骤和方法，深入理解层
次化设计方法；
6.培养综合实验能力。
设计目的
1.拥有正常的时、分、秒及时功能。
2.能利用实验板上的按键实现校时、校分及秒清零。
3.能利用实验板上的扬声器做整点报时。
4.闹钟功能。
5.在MAXPLUS Ⅱ中采用层次化设计方法进行设计。
6.完成全部电路设计后在实验板上下载，验证设计课题的正确
性。
设计方案
根据图1-1的总体设计框图，可以将整个系统分为6个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。
图1-1 多功能数字钟总体设计框图1
1.计时模块
该模块的设计相对简单，使用一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和计秒。只要给秒计数器一个
1Hz的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计数器的进位作为计数脉冲。
2.校时模块
校时模块设计要求实现校时、校分以及秒清零功能。
?按下校时键，小时计数器迅速递增以调至所需要的小时
位。
?按下校分键，分计数器迅速递增以调至所需要的分位。
?按下清零键，将秒计数器清零。
在设计此模块时要注意屏蔽校分时分计数器的进位信号，以防止小时计数器计数；利用D触发器消除校时校分是的按键抖动；计时采用1Hz的脉冲驱动计数器计数，而校对时间时应选用相对高频率的信号驱动计数器以达到快速校对时间的目的。
3.整点报时模块
该模块的功能要求是：计时到59分50秒时，每两秒一次低音报时，整点进行高音报时，可以将报时信号接到试验板上的扬声器输出。而不同频率的脉冲信号区分低音和高音报时。比如可用500Hz的信号进行低音报时信号，1kHz信号作为高音报时信号。
进行报时的条件是计数器计数到所要求的时间点，因而需要实现一个比较模块，将分计数器和秒计数器的输出连至比较模块输入端完成比较过程。
4.分频模块
在本系统中需要用到多种不同频率的脉冲信号，上至高音报时信号，下至计秒脉冲。所有这些脉冲信号均可以通过一个基准频率分频器生成。基准频率分频器就是一个进制很大的计数器，
利用计数器的分频功能，从不同的输出位得到所需要的不同频率的脉冲信号。
5.动态显示显示模块
时间的显示需用用到6个数码管，需要将小时高到秒低位工6组输出按顺序锁定到6个数码管上即可。在这种情况下，需要用动态扫描的方式实现时间显示。
6.闹钟模块
闹钟模块要求数字钟计时到所设定的任意时间时均能驱动扬声器报时。该模块的设计应该考虑到以下几个问题。
?设定的闹钟的时间，应使用新的计数器进行存储，与正
常的计时互不烦扰。
?与正常计时状态的显示切换。可以设定一个按键用于设
定是将计时时间还是将闹钟时间状态送至动态显示模块。
?应实现一个比较模块，当计时到与闹钟时间相等时，驱
动扬声器鸣叫。
?闹钟响声应限制在一定时间内，且在这段时间内可以通
过按键取消闹时状态。
设计过程
在本次实验中，我们首先在QuartusⅡ中建立一个工程项目。然后再此工程项目中首先用VHDL语言编写了一个24进制计数器，接着将该文件设置为顶层文件，对该24进制计数器的编译
并修改其中的语法错误。编译通过之后，建立了Vector Waveform File (.vwf)类型的仿真文件，经过对输入信号设置仿真输入后，对该24进制计数器进行仿真。通过仿真，进一步修改程序中存在的逻辑错误。
随后，用同样的方法写成了60进制计数器、不同输出频率的分频器、数码管显示时用到的动态扫描模块、两路分配器、整点报时器、BCD码译码器、闹铃控制器和闹钟时间比较器。
接下来，我们将自己所写，编译通过的这些代码生成为相应的逻辑器件。再用这些逻辑器件、混合Quartus中的二路选择器连接成各个计时、报时、闹时等模块。
最后将这些模块根据他们之间的逻辑关系连接起来。编译通过之后，为各个输入输出接到相应的引脚上。再通过一次编译之后，我们就可以把它下载到实验板上，验证自己的设计了。通过在实验板上的验证，在修改电路中的逻辑错误会后，我们自己的多功能数字钟就设计完成了。
原理叙述
我的设计电路顶层电路图如图1-2所示。
首先是计时模块。在本电路中，基础的是用一个60进制计数器作为秒计数器，再用一个60进制计数器作为分计时器，秒计时器的进位输入作为分计时器的时钟信号输入。用24进制计数器作为小时计数器，分计时器的进位输出作为小时计数器的时
钟信号。将时分秒计数器的计时输出输送到BCD码译码器端进译为七段显示器的控制信号，将译码的结果送到显示器段进行显示。
图1-2 多功能数字钟顶层电路图1
校时校分模块中，有一个外部输入端，该输入端的输入信号经过两路分配器，输送到电路中的计时模块。当输入端有有效电平时，十、分计数器分别对应接收一个4Hz的信号作为时钟信号，并分别对应加1.在此模块中，分别用三个D触发器以实现消除抖动的作用。秒清零的按键按下时，秒计数器的清零信号进行异步清零工作。
在整点报时模块中，十分秒计数器的计数输出送到BCD码译码器进行译码并输显示；同时也输送到整点报时器进行报时判断，当时间分计数器记到59，秒计数器记到50秒时，电路中每隔2秒产生一个500Hz的输出，输送到扬声器端产生低音报时，当计时到60分，00秒的时候，整点报时电路产生一个1kHz的输出，输送到扬声器端产生高音报时。
在闹钟模块中，当控制设置闹钟的开关打开后，我们仍然从校时校分端输入，不过此时的输入信号经过一个两路非配器分配到了闹钟时间存储的闹钟模块。闹时计数器的状态也在此时显示在七段显示器上。闹钟设置好以后，闹时计数器的计数状态一直不发生变化，并不断产生稳定的相同的输出并输送到比较模块中，同当前计时模块中的计时状态进行比较，直到闹钟的设置时间与计时器中的时间相一致时，比较器产生一个长达一分钟的输出，用于驱动扬声器进行闹时。
各器件源代码
24进制计数器
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entity cnt_24 is
port(clk:instd_logic;
ql,qh:outstd_logic_vector(3 downto 0);
tc:outstd_logic);
end cnt_24;
architecture one of cnt_24 is
begin
process(clk)
variableqli,qhi:std_logic_vector(3 downto 0); begin
ifclk'event and clk='1' then
qli:=qli+1;
tc<='0';
ifqli="1010" then
qhi:=qhi+1;
qli:="0000";
end if;
if (qhi="0010")and(qli="0100") then
tc<='1';
qhi:="0000";
qli:="0000";
end if;
end if;
ql<=qli;
qh<=qhi;
end process;
end one;
60进制计数器
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entity cnt_60 is
port(clk,clr:instd_logic;
ql,qh:outstd_logic_vector(3 downto 0);
tc:outstd_logic);
end cnt_60;
architecture one of cnt_60 is
begin
process(clk,clr)
variableqli,qhi:std_logic_vector(3 downto 0);
begin
ifclr='1' then
ifclk'event and clk='1' then
qli:=qli+1;
ifqli="1010" and qhi<"0101" then
qhi:=qhi+1;
qli:="0000";
tc<='0';
end if;
if (qhi="0101")and(qli="1010") then
tc<='1';
qhi:="0000";
qli:="0000";
end if;
end if;
else
qhi:="0000";
qli:="0000";
tc<='0';
end if;
ql<=qli;
qh<=qhi;
end process;
end one;
二路选择器
libraryieee;
use ieee.std_logic_1164.all;
entity selecet_2 is
port(a,b,s:instd_logic;
y:out std_logic);
end selecet_2;
architecture one of selecet_2 is
begin
process(a,b,s)
begin
if s='0' then y<=a;
else Y<=b;
end if ;
end process;
end one;
整点报时器
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entity speak is
port(mh,ml,sh,sl:instd_logic_vector(3 downto 0);
sig500,sig1k: out std_logic
);
end speak;
architecture behavior of speak is
begin
sig500<='1' when mh="0101"and ml="1001"and sh="0101"and (sl="0010" or sl="0100" or sl="0110"or sl="1000")
else '0';
sig1k<='1' whenmh="0000"and ml="0000"and sh="0000"and sl="0000"
else '0';
end behavior;
BCD码译码器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY bcd is
port(
clk:instd_logic;
hh:instd_logic_vector(3 downto 0);
hl:instd_logic_vector(3 downto 0);
mh:instd_logic_vector(3 downto 0);
ml:instd_logic_vector(3 downto 0);
sh:instd_logic_vector(3 downto 0);
sl:instd_logic_vector(3 downto 0);
seg7out:outstd_logic_vector(6 downto 0); sel:bufferstd_logic_vector(2 downto 0)
);
END bcd;
ARCHITECTURE behave of bcd is
signalkey:std_logic_vector(3 downto 0);
BEGIN
PROCESS(clk)
variabledount:std_logic_vector(2 downto 0):="000";
BEGIN
IF(rising_edge(clk))then
IF dount="101" then
dount:="000";
ELSE
dount:=dount+1;
END IF;
END IF;
sel<=dount;
end process;
PROCESS(sel)
BEGIN
CASE sel IS
when "000"=>key<=hh;
when "001"=>key<=hl;
when "010"=>key<=mh;
when "011"=>key<=ml;
when "100"=>key<=sh;
when "101"=>key<=sl;
when others=>null;
END CASE;
END PROCESS;
PROCESS (key)
BEGIN
case key is
when"0000"=>seg7out<="0111111"; when"0001"=>seg7out<="0000110"; when"0010"=>seg7out<="1011011"; when"0011"=>seg7out<="1001111"; when"0100"=>seg7out<="1100110"; when"0101"=>seg7out<="1101101";
when"0110"=>seg7out<="1111101";
when"0111"=>seg7out<="0000111";
when"1000"=>seg7out<="1111111";
when"1001"=>seg7out<="1101111";
when others=>null;
END CASE;
END PROCESS;
END behave;
分频器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY hz IS
PORT(clk : IN STD_LOGIC;
hz_1 : OUT STD_LOGIC;
hz_4 : OUT STD_LOGIC;
hz_64 : OUT STD_LOGIC;
hz_512 : OUT STD_LOGIC;
hz_2 : OUT STD_LOGIC);
END hz;
ARCHITECTURE behave OF hz IS
SIGNAL count : STD_LOGIC_VECTOR(9 DOWNTO 0);
BEGIN
PROCESS(clk)
BEGIN
IF (clk'event and clk='1') THEN
IF(count="1111111111") THEN
Count <= (OTHERS =>'0');
ELSE
Count <= count +1;
END IF ;
END IF ;
END PROCESS;
hz_512 <= count(0);
hz_64 <= count(3);
hz_4 <= count(7);
hz_1 <= count(9);
hz_2 <= count(8);
END behave;
闹钟设置器
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entityalarmset is
port(sel:instd_logic;
hclo,mclo,sclo,halr,malr,salr: in std_logic_vector(7 downto 0); h,s,m:outstd_logic_vector(7 downto 0)); endalarmset;
architecture behave of alarmset is
begin
process(sel)
begin
if(sel='0')then h<=hclo;
m<=mclo;
s<=sclo;
else h<=halr;
m<=malr;
s<=salr;
end if;
end process;
end behave;
时间比较器
libraryieee;
use ieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entityalarmcmp is
port(h,m,halr,malr: in std_logic_vector(7 downto 0);
stop:instd_logic;
sig:outstd_logic);
endalarmcmp;
architecture behave of alarmcmp is
begin
process(h,m,halr,malr,stop)
begin
if stop='1'then
sig<='0';
end if;
if h=halr and m=malr and stop='0'then
sig<='1';
else sig<='0';
end if;
end process;
end behave;
设计结论
经过连续四节课的试验之，在我不段的对我的设计进行编译，仿真等测试并且多次修改设计之后，终于成功地设计出了多功能数字钟。该数字钟能够自行计时，同时能够将自己的计时状态显示在七段显示器上，我们也能够通过实验板上的相关按键进行校时校分以及将秒清零。同时，也可以设置一个闹钟，到了指定时间时，会发出鸣叫。该数字钟也能够在计时的过程中进行整点报时。
经验总结
在这几天的设计之后，我终于对我这学期以来学习数字逻辑电路设计这门课有课一个圆满的交代。更重要的是，从中我学到了很多在课堂上没有学到大型工程项目的设计和实现过程。
在本次设计中，我收获最大的就是熟悉了设计大型电路的思路和过程。当设计一个较大型的不论是电路还是软件时，我们都需要先将这个项目所要实现的功能了解清楚，接下来需要对项目进行细致的分析解读，看看它需要有什么输入，同时要产生什么输出。然后将这个整个的一个项目分解成合适大小，功能相对独立的模块。并且清楚各模块要完成的功能和他们的输入以及相应的输出。再接下来就需要将一个个的模块进行更为详细的划分，
数字逻辑课程设计 自从它被发明的那天起，就成为人们生活中必不可少的一种工具，尤其是在现在这个讲 究效率的年代，时钟更是在人类生产、生活、学习等多个领域得到广泛的应用。然而随着时 间的推移，人们不仅对于时钟精度的要求越来越高，而且对于时钟功能的要求也越来越多，时钟已不仅仅是一种用来显示时间的工具，在很多实际应用中它还需要能够实现更多其它的
功能。诸如闹钟功能、日历显示功能、温度测量功能、湿度测量功能、电压测量功能、频率测量功能、过欠压报警功能等。钟表的数字化给人们的生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。可以说，设计多功能数字时钟的意义已不只在于数字时钟本身，更大的意义在于多功能数字时钟在许多实时控制系统中的应用。在很多实际应 用中，只要对数字时钟的程序和硬件电路加以一定的修改，便可以得到实时控制的实用系统， 从而应用到实际工作与生产中去。因此，研究数字时钟及扩大其应用，有着非常现实的意义。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路?目前,数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择? 前言 (2) 目录 (2) 题目 (2) 摘要 (2) 关键字 (3) 设计要求 (3) 正文 (3) 1电路结构与原理图 (3) 2数码显示器 (3) 60进制计数和24进制计数 (4) 校时 (7) 振荡器 (8) 3.计算、仿真的过程和结果 (9) 鸣谢 (11) 元器件清单 (11) 参考文献 (11) 总结与体会 (11) 教师评语 (12) 数字时钟的课程设计 摘要： 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高 的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前, 数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。本设计采用74LS290. 74LS47.BCD七段数码管和适当的门电路构成，可实现对时、分、秒等时间信息的采集和较时 功能地实现?
华中科技大学文华学院 《软件质量与测试》课程设计 软件工程专业07级3班 姓名：曹洪 学号全称：0101 时间：2010年11月12日
《软件质量与测试》课程设计 1、实验目的 掌握软件测试用例的设计 掌握软件缺陷报告的设计 掌握软件缺陷修正报告的设计 2、实验过程 程序preday的基本功能：输入有效的年、月、日，按[计算]按钮，画面输出显示前1天的年，月，日；能对日期非法输入的合理提示等。 程序代码的编写详见preday文件 黑盒软件测试用例的设计 2.2.1等价类划分法 程序的有效输入日期为1800年1月1日到2050年12月31日之间的有效日期。其中， 有效等价类为 1800年1月1日到2050年12月3日之间的日期，其中 年份为1800到2050之间的整数； 月份为1到12之间的整数； 当月份为1、3、5、7、8、10、12时，日为1到31之间的整数，当月份为4、6、9、11时，日为1到30之间的整数，当年份为闰年元份为2时，日为1到29之间的数值，否则为1到28之间的数值。 无效等价类： 1800年1月1日之前的日期； 2050年12月3日之后的日期； 1800年1月1日到2050年12月31日之间的日期，但是月份不为1到12之间的整数；或者当月份为1、3、5、7、8、10、12时，日不为1到31之间的整数，当月份为4、6、9、11时，日不为1到30之间的整数，当年份为闰年元份为2时，日为1到29之间的数值，否则为1到28之间的数值。 最简单的等价类划分直接以输入条件边界来划分，得到的等价类集合见下表，其中Y1-Y3,M1-M3,D1-D3分别是三个输入条件的相应的等价类的编号。 表1：preday问题的等价类划分 等价类年份月份日期 有效等价类 Y1:1800≤年份≤2500 M1:1≤月份≤12 D1:1≤日期≤31 无效等价类 Y2:年份<1800 M2:月份<1 D2:日期<1Y3年>205M3月>1D3日>3
实验报告 1、基本门电路 一、实验目的 1、熟悉EDA工具的使用；仿真基本门电路。掌握基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。基本门电路的程序烧录及验证。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非门 // module HC00(A,B,Y); input [4:1]A,B;
assign Y=~(A&B); endmodule //74HC00测试平台代码 // `timescale 1ns/1ns module testbench(); reg [4:1]a,b; wire [4:1]y; HC00 u1(a,b,y); initial begin a=4'b0000;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; a=4'b1111;b=4'b0001; #10 b=b<<1; #10 b=b<<1; #10 b=b<<1; end endmodule //74HC02代码-或非门 // module HC02(A,B,Y);
数字逻辑课程设计报告
数字逻辑课程设计 多功能数字钟 班级： 学号： 课程设计人： 指导老师： 课题： 完成时间：
一、设计目的： 学会应用数字系统设计方法进行电路设计，熟练地运用汇编语言。 二、设计任务及要求： 1.记时、记分、记秒 2.校时、校分、秒清0 3.整点报时 4.时间正常显示 5.闹时功能 三、设计思路： 将整个闹钟分为以下几个模块，每个模块中都有详细的各部分的设计思路，源代码及仿真图像，生成的器件。 1.计时模块 计小时：24进制计数器 计分、计秒：60进制计数器 计时间过程： 计秒：1HZ计数脉冲，0~59循环计数，计数至59时产生进位信号。 计分：以秒计数器进位信号作为分计数脉冲，0~59循环计数，59时产生进位。 计时：以分计数器进位信号作为时计数脉冲，0~23循环计数，23时清0。 二十四进制计数器代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt24 is port (clk:in std_logic; qh,ql:out std_logic_vector(3 downto 0)); end cnt24; architecture behave of cnt24 is signal q1,q0:std_logic_vector(3 downto 0); begin process(clk) begin if(clk'event and clk='1')then if(q1="0010" and q0="0011")then q1<="0000";q0<="0000"; elsif(q0="1001")then q0<="0000";q1<=q1+'1'; else q0<=q0+'1'; end if; end if; qh<=q1; ql<=q0;
设计题目：一 单位员工通讯录管理系统 一、题目要求 为某个单位建立一个员工通讯录管理系统，可以方便查询每一个员工的办公室电话、手机号、及电子邮箱。其功能包括通讯录链表的建立、员工通讯信息的查询、修改、插入与删除、以及整个通讯录表的输出。二、概要设计 本程序通过建立通讯录链表，对员工信息进行记录，并建立一个系统的联系。 三、主要代码及分析 这里面关于链表的主要的操作有插入，查询，删除。则这里只列出这几项的主代码。 1、通过建立通讯录结构体，对信息进行存储，建立链表，建立信息之间 的联系。 typedef struct { }DataType;结构体来存储通讯录中的基本信息 typedef struct node { DataType data; /*结点的数据域*/ struct node *next; /*结点的指针域*/ }ListNode,*LinkList; 2、信息插入操作，将信息查到链表的后面。 void ListInsert(LinkList list){ //信息插入 ListNode *w; w=list->next; while(w->next!=NULL) { w=w->next; } ListNode *u=new ListNode; u->next=NULL; cout<<"员工编号：";cin>>u->data.num; cout<<"员工姓名：";cin>>u->https://www.doczj.com/doc/8116862430.html,; cout<<"手机号码：";cin>>u->data.call; cout<<"员工邮箱：";cin>>u->data.email; cout<<"办公室电话号码：";cin>>u->data.phone; w->next=u;w=w->next; }
计算机操作系统综合设计 实验一 实验名称：进程创建模拟实现 实验类型：验证型 实验环境： win7 vc++6.0 指导老师： 专业班级： 姓名： 学号： 联系电话： 实验地点：东六E507 实验日期：2017 年 10 月 10 日 实验报告日期：2017 年 10 月 10 日 实验成绩：
一、实验目的 1）理解进程创建相关理论； 2）掌握进程创建方法； 3）掌握进程相关数据结构。 二、实验内容 windows 7 Visual C++ 6.0 三、实验步骤 1、实验内容 1)输入给定代码； 2)进行功能测试并得出正确结果。 2、实验步骤 1）输入代码 A、打开 Visual C++ 6.0 ； B、新建 c++ 文件，创建basic.h 头文件，并且创建 main.cpp 2）进行功能测试并得出正确结果 A 、编译、运行main.cpp B、输入测试数据 创建10个进程；创建进程树中4层以上的数型结构 结构如图所示：。
createpc 创建进程命令。 参数： 1 pid（进程id）、 2 ppid（父进程id）、3 prio（优先级）。 示例：createpc(2,1,2) 。创建一个进程，其进程号为2，父进程号为1，优先级为2 3)输入创建进程代码及运行截图 4）显示创建的进程
3、画出createpc函数程序流程图 分析createpc函数的代码，画出如下流程图：
四、实验总结 1、实验思考 (1)进程创建的核心内容是什么？ 答： 1)申请空白PCB 2)为新进程分配资源 3)初始化进程控制块 4)将新进程插入到就绪队列 （2）该设计和实际的操作系统进程创建相比，缺少了哪些步骤？ 答:只是模拟的创建，并没有分配资源 2、个人总结 通过这次课程设计，加深了对操作系统的认识，了解了操作系统中进程创建的过程，对进程创建有了深入的了解，并能够用高 级语言进行模拟演示。一分耕耘，一分收获，这次的课程设计让 我受益匪浅。虽然自己所做的很少也不够完善，但毕竟也是努 力的结果。另外，使我体会最深的是：任何一门知识的掌握， 仅靠学习理论知识是远远不够的，要与实际动手操作相结合才能 达到功效。
数字逻辑实验实验报告 脚分配、1）分析输入、输出，列出方程。根据方程和IP 核库判断需要使用的门电路以及个数。 2）创建新的工程，加载需要使用的IP 核。 3）创建BD 设计文件，添加你所需要的IP 核，进行端口设置和连线操作。 4）完成原理图设计后，生成顶层文件（Generate Output Products）和HDL 代码文件（Create HDL Wrapper）。 5）配置管脚约束（I/O PLANNING），为输入指定相应的拨码开关，为输出指定相应的led 灯显示。
6）综合、实现、生成bitstream。 7）仿真验证，依据真值表，在实验板验证试验结果。
实验报告说明 数字逻辑课程组 实验名称列入实验指导书相应的实验题目。 实验目的目的要明确，要抓住重点，可以从理论和实践两个方面考虑。可参考实验指导书的内容。在理论上，验证所学章节相关的真值表、逻辑表达式或逻辑图的实际应用，以使实验者获得深刻和系统的理解，在实践上，掌握使用软件平台及设计的技能技巧。一般需说明是验证型实验还是设计型实验，是创新型实验还是综合型实验。 实验环境实验用的软硬件环境（配置）。 实验内容（含电路原理图/Verilog程序、管脚分配、仿真结果等；扩展内容也列入本栏）这是实验报告极其重要的内容。这部分要写明经过哪几个步骤。可画出流程图，再配以相应的文字说明，这样既可以节省许多文字说明，又能使实验报告简明扼要，清楚明白。 实验结果分析数字逻辑的设计与实验结果的显示是否吻合，如出现异常，如何修正并得到正确的结果。 实验方案的缺陷及改进意见在实验过程中发现的问题，个人对问题的改进意见。 心得体会、问题讨论对本次实验的体会、思考和建议。
数字逻辑课程设计实验报告 题目数字钟 姓名桂大有 班级网络工程103班 学号109074360 指导教师陆勤 完成日期2012年5月21日
数字钟的设计 1.数字钟的功能描述 (1)计时和显示功能 采用24小时计时并以十进制数字显示时、分、秒（时从00-23，分、秒从00-59）。 (2)校对动能 当数字时钟走的有偏差时，应能够手动校时。 2.数字钟的设计思路 根据功能要求，整个数字时钟分为计时和校时两大部分。 计时部分秒计时电路接收1Hz时基信号，进行60进制计数，计满后秒值归0，并产生1/60Hz时钟信号；分钟计时电路接受1/60Hz时钟信号，进行60进制计数，计满后分钟值归0，并产生1/3600Hz时钟信号，小时计时电路接收1/3600Hz时钟信号，进行24小时计数，计满后小时、分、秒皆归0，如此循环往复。 校时部分，采用两个瞬态按键配合实现，1号键产生单脉冲，控制数字钟在计时/校时/校分/校秒四种状态间切换，2号键通过控制计数使能端让时/分/秒计数器发生状态翻转以达到指定的数值。 3.系统功能模块介绍 Ⅰ.模块一：数字钟总体原理电路。 其中包含：（1）分钟、秒计时电路（２）小时计时电路（３）计时／校时的切换
Ⅱ.采用原理图和HDL混合设计方式实现数字钟 ①分钟、秒计时电路 分钟、秒计时需要60进制计数，其电路图如下所示： 该电路图用两片７４１６０采用同步连接构成６０进制计数器，通过译码电路识别稳态“５９”，输出低电平使计数器置数为０。整个技术循环为００—>０１—>０２—>…—>５８—>５９—>００—>…，共有６０个稳定状态。计数值采用ＢＣＤ码形式，Ｑ７～Ｑ４表示分钟或秒的十位，Ｑ３～Ｑ０表示分钟或秒的各位。ＥＮ输入端当正常计数状态时接收分钟计时电路的进位输出，，而在校时状态时接收校时脉冲用于控制小时值的翻转。计满进位输出端ＣＯ用于触发高一级计数器的技术动作。 ②小时计时电路(采用24时制,电路图如下所示)
成都理工大学工程技术学院《过程控制系统课程设计实验报告》 名称：单容水箱液位过程控制 班级：2011级自动化过程控制方向 姓名： 学号：
目录 前言 一．过程控制概述 (2) 二．THJ-2型高级过程控制实验装置 (3) 三．系统组成与工作原理 (5) （一）外部组成 (5) （二）输入模块ICP-7033和ICP-7024模块 (5) （三）其它模块和功能 (8) 四．调试过程 (9) （一）P调节 (9) （二）PI调节 (10) （三）PID调节 (11) 五．心得体会 (13)
前言 现代高等教育对高校大学生的实际动手能力、创新能力以及专业技能等方面提出了很高的要求，工程实训中心的建设应紧紧围绕这一思想进行。 首先工程实训首先应面向学生主体群，建设一个有较宽适应面的基础训练基地。通过对基础训练设施的 集中投入，面向全校相关专业，形成一定的规模优势，建立科学规范的训练和管理方法，使训练对象获得机械、 电子基本生产过程和生产工艺的认识，并具备一定的实践动手能力。 其次，工程实训的内容应一定程度地体现技术发展的时代特征。为了适应现代化工业技术综合性和多学科交叉的特点，工程实训的内容应充分体现机与电结合、技术与非技术因素结合，贯穿计算机技术应用，以适应科学技术高速发展的要求。应以一定的专项投入，建设多层次的综合训练基地，使不同的训练对象在获得对现代工业生产方式认识的同时，熟悉综合技术内容，初步建立起“大工程”的意识，受到工业工程和环境保护方面的训练，并具备一定的实用技能。 第三，以创新训练计划为主线，依靠必要的软硬件环境，建设创新教育基地。以产品的设计、制造、控制乃至管理为载体，把对学生的创新意识和创新能力的培养，贯穿于问题的观测和判断、创造和评价、建模和设计、仿真和建造的整个过程中。
华中科技大学数字逻辑实验报告 姓名: 专业班级: 学号: 指导老师： 完成时间：
实验一：组合逻辑电路的设计 一、实验目的： 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能 3．学会二进制的运算规律。 二、实验所用组件： 二输入四与门74LS08,二输入四与非门74LS00,二输入四异或门74LS86,六门反向器74LS04芯片，三输入三与非门74L10，电线若干。 三、实验内容： 内容A：全加全减器。 实验要求： 一位全加/全减法器，如图所示： 电路做加法还是做减法运算是由M决定的，当M=0做加法，M=1做减法。当作为全加法起时输入A.B和Cin分别为加数，被加数和低位来的进位，S和数，Co位向上位的进位。当作为全减法器时输入信号A,B和Cin分别为被减数，减数和低位来的借位，S为差，Co为向上的借位。 实验步骤： 1．根据功能写出输入/输出观察表：
2． 3．做出卡诺图，确定输出和激励的函数表达式：
4．根据逻辑表达式作出电路的平面图： 5．检查导线以及芯片是否完好无损坏，根据平面图和逻辑表达式连接电路。 实验结果： 电路连接好后，经检测成功实现了一位全加/全减法器的功能。 内容B：舍入与检测电路的设计： 试验要求： 用所给定的集合电路组件设计一个多输出逻辑电路，该电路的输入为8421码，F1为“四
舍五入”输出信号，F2为奇偶检测输出信号。当电路检测到输入的代码大宇或等于（5）10时，电路的输出F1=1；其他情况F1=0。当输入代码中含1的个数为奇数时，电路的输出F2=1，其他情况F2=0。该电路的框图如下所示： （1）按照所设计的电路图接线，注意将电路的输入端接试验台的开关，通过拨动开关输入8421代码，电路输入按至试验台显示灯。 （2）每输入一个代码后观察显示灯，并将结果记录在输入/输出观察表中。 实验步骤 1．按照所给定的实验要求填写出F1，F2理论上的真值表。 2．根据真值表给出F1和F2的卡诺图。
课程设计(综合实验)报告 题目：第四个实验数字电子钟院系：计算机科学系 班级：计算计科学与技术1班学号： 学生姓名： 队员姓名： 指导教师：
《数字逻辑》综合实验 任务书 一、目的与要求 1 目的 1.1综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。 1.2注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。 1.3培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。 1.4提高学生运用所学的理论知识和技能解决实际问题的能 及其基本工程素质。 2.要求 2.1 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。 2.2根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。 2.3进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。 2.4学会电子电路的安装与调试技能，掌握常用仪器设备的正确
使用方法。利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。 2.5学会撰写综合实验总结报告。 2.6通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。 2.7在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。 二、主要内容 数字电子钟 设计一台能显示时﹑分、秒的数字电子钟，要求如下： 1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器； 2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。 元器件选择 74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块TDS-4实验箱 导线若干 所需要器件的图片如下
软件项目管理课程设计报告 学院: 专业: 班级: 学号: 姓名: 指导教师: 时间:2013年 1月 目录 1、项目概述 (1) 2、工作任务 (Statement Of Work,SOW书 (1) (一整体要求 (1) (二系统逻辑模型 (2) (三系统功能描述 (3) (四应达到的技术指标和参数 .................................... 3 3、项目进度计划 .. (4) (一分解项目工作 (4) (二项目工作关系表 (5) (三项目甘特图 (6) (四网络进度计划图 (7) (五里程碑计划 ................................................ 9 4、项目规模成本估算 . (9)
(一分解项目工作 (9) (二项目规模估算表 (11) (三计算开发成本 (12) (四计算管理、质量成本 (12) (五直接成本 (12) (六计算间接成本 (12) (七计算总估算成本 (12) (八项目报价 ................................................. 13 5. 项目质量计划 .. (13) (一项目质量保证组织 (13) (二质量目标 (14) (三质量策略 (15) (四质量保证活动 (15) (五质量控制活动 (17) (六质量保证的报告途径 (17) (七记录的收集、维护和保存 ................................... 17 6、软件项目团队 . (17) (一团队组织及职责 (18) (二项目的沟通计划 ........................................... 19 7、软件项目配置管理计划 .. (19) 学校内部职工工资系统项目管理书 1、项目概述 假设学校共有教职工约 1000人, 10个行政部门和 8个系部。每个月 20日前各部门(包括系、部要将出勤情况上报人事处, 23日前人事处将出勤工资、奖金及扣款清单送财务处。财务处于每月月底将教职工的工资表做好并将数据送银行。每月初(3日前将工
数字逻辑实验报告
实验三、综合实验电路 一、实验目的： 通过一个综合性实验项目的设计与实现，进一步加深理论教学与实验软硬件平台的实践训练，为设计性实验做好充分准备。 二、实验原理： 根据要求的简单设计性的电路设计实验，应用基本器件与MSI按照电路设计步骤搭建出初级电路；设计型、综合型的较复杂实验电路 三、实验设备与器件： 主机与实验箱 四、实验内容： （1）实验任务：根据所学习的器件，按照电路开发步骤搭建一个时钟， 要求实现的基本功能有计时功能、校对时间功能、整点报时、秒表等功能。 （2）实验任务分析：完成该数字时钟，采用同步时序电路，对于计时 的的功能，由于时间的秒分时的进位分别是60、60、24，所以可以应用74LS163计数器分别设计2个模60计数器以及一个模24计数器，那么需要有7个秒输出，7个分输出，6个小时的输出；对于校对时间的功能，由74LS163的特性可知，当该器件处于工作状态时，每来一个CLK脉冲，计数值加1，所以可以手动控制给CLK脉冲，来进行时间的校对；对于整点报时功能，可以采用一个比较电路，当时间的分秒数值全部为零时，那么此时可以接通报时装置，可以在电路中设置报时的的时间；对于秒表功能，有两种方案，可以单独重新设计一个秒表装置，采用模100计数器以及两个模60计数器，可以进行优化，使用原先的两个模60计数器，这样可以简化电路，是电路简洁。 （3）实验设计流程：
（4）输入输出表： （5）各个功能模块的实现： A、计时功能模块的实现（电路图及说明）秒表部分及说明
说明：该部分是实现功能正常计时中的秒部分的计时工作。如图所示，图中采用两个74LS163来做一个模60计时器，计数的起止范围是0~59，（第一个74LS163采用模10计数，起止为0~9，第二个74LS163的计数起止范围是0~5），两个器件采用级联方式，用预置位方法实现跳转；该部分有7个秒输出，接到BCD译码显示器。 注解：第一个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平VCC 第二个163器件： LDN端统一接到清零端ABCD端接地 ENP端接到VCC高电平ENT接高电平第一个163的预置位段 分钟部分以及说明：
数字逻辑课程设计 数字钟 姓名： 学号： 班级：物联网工程131班 学院：计算机学院 2015年10月10日
一、任务与要求 设计任务：设计一个具有整点报时功能的数字钟 要求： 1、显示时、分、秒的十进制数字显示，采用24小时制。 2、校时功能。 3、整点报时。 功能： 1、计时功能： 要求准确计时，以数字形式显示时、分、秒的时间。小时的计时要求为“12翻1”。 2、校时功能： 当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。为使电路简单，这里只进行分和小时的校时。对校时电路的要求是：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种。“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。“慢校时”是用手动产生单脉冲作校时脉冲。 3、整点报时： 每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。 二、设计方案 电路组成框图： 主体电路 扩 展 电 路时显示器 时译码器 时计数器 分显示器 分译码器 分计数器 校时电路 秒显示器 秒译码器 秒计数器 定时控制 仿电台报时 报整点时数
数字钟电路是一个典型的数字电路系统，其由时、分、秒计数器以及校时和显示电路组成。其主要功能为计时、校时和报时。利用60进制和12进制递增计数器子电路构成数字钟系统，由2个60进制同步递增计数器完成秒、分计数，由12进制同步递增计数器完成小时计数。秒、分、时之间采用同步级联的方式。开关S1和S2分别是控制分和时的校时。报时功能在此简化为小灯的闪烁，分别在59分51秒、53秒、55秒、57秒及59秒时闪烁，持续的时间为1秒。 三、设计和实现过程 1.各元件功能 74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。 74LS00：二输入端四与非门 74LS04：六反相器 74LS08：二输入端四与门 74LS20：四输入端双与非门 2.各部分电路的设计过程 （1）时分秒计数器的设计 时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为12进制计数器。 秒/分钟显示电路：由于秒钟与分钟的都是为60进制的，所以它们的电路大体上是一样的，都是由一个10进制计数器和一个6进制计数器组成；有所不同的是分钟显示电路中的10进制计数器的ENP和ENT引脚是由秒钟显示电路的进位信号控制的。 分和秒计数器都是模M=60的计数器，其计数规律为00—01—…—58—59—00…。可选两片74LS160设计较为简单。 时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律。可选两片74LS160设计。
重庆邮电大学 软 件 工 程 课程设计实验报告 ——网上选课系统 姓名：雷雷 学号：08500329 专业：计算机科学与技术 班级：0410801 指导老师：邹洋 教室：S3314 时间：2011-5-30?2011-6-3
一、实验题目：网上选课系统 主要功能描述：系统首先维护校内所有课程的信息；课程分为研究生、本科生；也可以分为必修、选修、辅修。用户以学号和密码登陆，系统显示用户以选的课程、用户有权选但未选的其他课程，并显示具体信息（如学分）。用户选择后，系统根据规则检查用户是否进行正确的选课（如时间冲突、跨专业选课等）；如果错误提示用户改，否则修改选课数据库。最后系统应能够向管理员提供查询界面和各类报表，统计每门课的选课情况。 二、实验目的 软件工程课程设计是软件工程专业一个综合性的实践教学环节，其目的在于促进学生复习和巩固计算机软件设计知识，加深对软件设计方法、软件设计技术和设计思想的理解，并能运用所学软件设计知识和面向对象技术进行综合软件设计，提高学生的综合应用能力。通过这次课程设计，要掌握UML （统一建模语言），并能运用UML 在Rational Rose 中建模。 三、实验要求 1. 一人一组。 2. 熟悉Rose 开发环境。 3. 掌握UML 的基本模型元素（如角色、用例、类等）。 4. 熟悉UML ,主要了解UML 中的9 大图：Use case diagram（用例图）、Class diagram （类图）、Sequence diagram（序列图）、Collaboration diagram（协作图）、Statechart diagram（状态图）、Activity diagram（活动图）、Component diagram（组件图）、Deployment diagram（配置图）、datamodel diagram （数据模型图）。 5. 进行系统需求分析与系统功能模块设计，绘出系统详细的业务流程图和数据流程图， 建立完整的系统数据库的逻辑模型 6. 完成对系统的建模实现
浙江大学城市学院实验报告 课程名称 数字逻辑设计实验 实验项目名称 实验十二 数据选择器应用 学生姓名 专业班级 学号 实验成绩 指导老师（签名 ） 日期 注意： ● 务请保存好各自的源代码，已备后用。 ● 完成本实验后,将实验项目文件和实验报告，压缩为rar 文件，上传ftp 。如没有个人 文件夹，请按学号_姓名格式建立。 ftp://wujzupload:123456@10.66.28.222:2007/upload ● 文件名为：学号_日期_实验XX ，如30801001_20100305_实验0 1 一. 实验目的和要求 1. 掌握数据选择器的逻辑功能和使用方法。 2. 学习用数据选择器构成组合逻辑电路的方法。 二. 实验内容、原理及实验结果与分析 1、用74LS151实现逻辑函数 要求实现BC A AC C B A Y ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。 计算得到m0=m7=0，m2=m4=m5=m6=1，m1=m3=D (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
(3)组合输出信号 (4)配置管脚 (5)下载到FPGA
(6) 74LS151的输入端接逻辑电平输出（拨位开关），输出端Z 接逻辑电 平显示（发光二极管）。逐项测试电路的逻辑功能，记录测试结果。 2、用74LS151实现逻辑函数 要求实现逻辑函数C B CD A B A F ++=，自己写出设计过程，画出接线图，并验证其逻辑功能。芯片插法，电源、地线接法与实验内容1相同，这里只需要自己实现逻辑函数，然后连线实现其功能。 (1) 设计原理图 (2) 仿真，模拟验证，若组合成总线显示时，需要注意高低位
课程设计(综合实验)报告题目：第四个实验数字电子钟院系：计算机科学系 班级：计算计科学与技术1班 学号： 学生姓名： 队员姓名： 指导教师：
《数字逻辑》综合实验 任务书 一、目的与要求 1 目的 综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。 注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。 培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。 提高学生运用所学的理论知识和技能解决实际问题的能 及其基本工程素质。 2.要求 能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。 根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。 进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。 学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。
学会撰写综合实验总结报告。 通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。 在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。 二、主要内容 数字电子钟 设计一台能显示时﹑分、秒的数字电子钟，要求如下： 1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器； 2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。 元器件选择 74LS162：4块与非门74LS00：2块共阳数码管LED 74LS161：2块GAL16V8：2块晶体振荡器：1MHZ GAL20V8：1块TDS-4实验箱 导线若干 所需要器件的图片如下 1同步十进制计数器74LS162 3输入正与非门74LS00
课程设计报告 课程设计名称：软件工程学(UML)课程设计课程设计时间：
课程设计报告（附页） 1.课程设计目的 利用UML 实现一个小型的信息系统的分析和设计。 2.课程设计题目描述和要求 2.1 系统名称：通用无纸化考试系统 2.2 需求分析 2．2．1功能需求分析 本系统主要用于学校内部考生考试使用，目标是实现考试效率的提高、工作量的 减少以及成本的降低，根据实际需要，系统所要实现的系统功能模块如下所示： 各模块要实现的功能说明如下： 1．管理员子系统 用户信息维护是指以系统管理员的身份通过验证后登入系统，并对管理员个人信息 以及教师用户的信息和学生信息进行管理及一些班级信息和科目的设置 (1)用户信息维护 管理员子系统 教师子系统 考生子系统 用户信息维护 用户权限维护 学生信息管理 教师信息管理 个人信息维护 班级管理 系部管理 科目管理 个人信息维护 题库管理 试卷管理 阅卷管理 成绩查询 成绩统计分析 个人信息维护 在线考试 用户注册 自我测试 成绩查询 通用无纸化考试系统
系统管理员可以对自己个人信息进行编辑修改，也可以对教师用户和学生用户进行添加和删除，系统将为添加后的教师用户和学生用户自动分配用户编号 (2)用户权限维护 系统管理员在对教师用户信息进行管理时，可以为其设置相应的权限。 2．教师子系统 教师子系统是指以教师用户的身份通过验证后登入系统，并对个人信息、题库、 试卷信息、考生成绩等信息进行管理。 (1)个人信息维护 教师成功登入系统后可以对自己的用户名，密码等信息进行查看和修改，但不 可以对账号名称进行更改。 (2)题库管理 教师可以在题库中添加、编辑和修改试题，可以为每道试题设置其分值、类型 等信息，系统会自动为添加的试题分配相应的试题编号。 (3)试卷管理 教师用户可以对每次考试的试卷信息进行设置，比如可以设置考试的课程、时 间、总分、各类型题目(单项选择题，多选题，判断题，主观题)的数量等信息。 (4)成绩查询 教师用户可以对考生的成绩进行查看。 (5)考试结果统计 教师用户可以对考生的成绩进行统计和分析，比如最高分，平均分以及每道题的正确率让教师更好的掌握考生的知识点掌握情况。 （6）阅卷管理 教师可以针对考生的主观题信息进行阅卷给出分数 3．考生子系统 考生考试是指以考生用户的身份通过验证后登入系统，可以进行个人注册信息 编辑、自我测试、成绩查看等工作。 (1)考生注册 考生可以进行个人信息的注册，包括姓名，班级，口令等信息，考生用户注册 成功后自动加入考生信息表中，系统会自动为其分配相应的id。 (2)个人信息维护
物联网传输综合课程设计实验报告 人体红外数据通信实验 一、实验目的 1. 了解基于Z-Stack 协议栈的SappWsn 应用程序框架的工作机制 2. 掌握在ZigBee 协议栈中添加人体红外传感器驱动的方法。 二、实验设备 1. 装有IAR 开发工具的PC 机一台 2. 下载器一个 3. 物联网多网技术开发设计平台一套 三、实验原理 在Z-Stack APP中的HAL\Target\CC2530EB\Includes组中，提供了一个hal_io.h的文件，如图所示。 其中，提供了名为HalIOSetInput 的函数，可以将燃气传感器端口（P1.0）设置为输入，然后通过调用HalIOGetLevel 函数来获取传感器状态。 四、实验步骤 1、将单片机zigbee协调器拆卸下来，取出烧写器。通过Mini USB接口将zigbee 协调器与下载器和PC机相连。
2、将实验箱控制方式切换开关拨至“手动”一侧，转动实验箱“旋钮节点选择”旋钮，使得协调器旁边的LED灯被点亮 3、打开配套代码中的ZStack-CC2530\Projects\SappWsn\SappWsn.eww工程文件，在“Tools”组中，找到“f8wConfig.cfg”文件，双击打开，并找到大概第59 行的“-DZAPP_CONFIG_PAN_ID=0xFFFF”，将其中的“0xFFFF”修改为其他值，例如0x0010
4、在工程目录结构树上方的下拉列表中，选择“CoordinatorEB”，点击工具栏中的“Make”按钮，编译工程，等待工程编译完成，如看到警告，可以忽略。在工程目录结构树中的工程名称上点击鼠标右键，选择“Options”，并在弹出的对话框中选择左侧的“Debugger”，并在右侧的“Driver”列表中选择“Texas Instruments”，点击“Download and Debug”按钮。待程序下载完毕后，点击“Go”按钮，使程序开始运行。点击工具栏中的“Stop Debugging”，退出调试模式， 5、转动实验箱“旋钮节点选择”旋钮，使得热释红外传感器节点旁边的LED灯被点亮，在工程目录结构树上方的下拉列表中，选择“EndDeviceEB”，在“SAPP_Device.h”文件中，取消“HAS_IRPERS”的注释，并保证其他的功能均被注释，如图所示
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=