基于ICP刻蚀GaN选择比的研究
摘要：在干法刻蚀GaN时使用AZ-4620作为掩膜层，为了在较快的GaN刻蚀速率下获得良好的GaN/AZ-4620刻蚀选择比，使用电感耦合等离子刻蚀机（ICP），运用Cl2和BCl3作为刻蚀气体，改变气体总流量、直流自偏压、ICP功率、气体组分等工艺条件，并讨论了这些因素对GaN/AZ-4620刻蚀选择比以及对GaN
刻蚀速率的影响。实验结果获得了GaN在刻蚀速率为225nm/min时的
GaN/AZ-4620选择比为0.92，可以应用于实际生产。
关键词：https://www.doczj.com/doc/554671262.html, 选择比；电感耦合等离子体；干法刻蚀；偏置功率
Research on the Etching Selectivity of GaN
GUO Xiong-wei, DONG Chao-jun
(Information Engineering School, Wuyi University, Jiangmen Guangdong 529020, China)
Abstract: A Cl2/BCl3 inductively-coupled plasma (ICP) was used to etch GaN, using AZ-4620 as the barrier layer, The etching selectivity of GaN/AZ-4620 was improved by changing the total flow rate, DC bias, ICP power, and the ratio of Cl2 was discussed. Experimental results indicate that the selectivity of GaN/AZ-4620 can reach to 0.92 while the etching rate of GaN is 225 nm/min. It fits to the practical production.
Keywords: selectivity; inductively-coupled plasma(ICP); dry etch; bias power
引言
GaN因其宽带隙（Eg=3.4eＶ）以及良好的稳定性而广泛应用于大功率微波器件、短波长发光器件和高温电子器件[1]。在制作以GaN为外延片材料的发光二极管（LED）时，将数个独立的LED串联起来用以提高总的发光亮度，即制作高电压LED做路灯照明使用，需要将GaN进行6.5μm左右深度的隔离刻蚀，由于事先要对GaN刻蚀到N-GaN层以引出电极层，刻蚀深度约1.5μm，故还需刻蚀5μm才能实现隔离刻蚀。而对于一般光阻厚度不到4μm，且与GaN选择比小于1，从而选择一款厚胶AZ-4620作为掩蔽物，其厚度可达8～10μm。GaN在常温下化学性质非常稳定，难以用湿法对其进行刻蚀，所以对GaN材料大多采用干法刻蚀[2-3]。采用AZ-4620作为干法刻蚀时的掩模层，因此需要较好的
GaN/AZ-4620刻蚀选择比才能达到5μm左右深度的刻蚀，另外也要有较快的GaN 刻蚀速率，否则刻蚀时间会很长，影响生产效率。
目前有很多关于GaN刻蚀速率的文章，但关于GaN/AZ-4620刻蚀选择比（选择比定义为同样工艺条件下对GaN刻蚀速率与对AZ-4620刻蚀速率比值）目前少有专门报道。本文主要对这方面进行了实验和分析。
1实验过程
1.1制作掩膜
通常一种做法是用SiO2做掩膜，其选择比可达到8:1。然而使用化学气相沉积SiO2设备昂贵，但用AZ-4620做掩膜工艺成本低，而且有利于LED芯片电极的稳定。在以2英寸蓝宝石衬底的GaN外延层上用涂布机涂上AZ-4620，然后将其曝光、显影出图形，完成掩膜的制作。
1.2感应耦合等离子体（ICP）刻蚀
本实验采用的ICP刻蚀设备是日系RIE系列，使用感应耦合方式（Inductively Coupled Plasma）的化合物半导体工艺用的多片刻蚀设备。该设备是在ICP刻蚀机上获得丰富经验的基础上研发的LED制造工艺专用氮化镓刻蚀机，采用大面积基座，大幅度提高产量的专刻氮化镓（GaN）的高密度等离子（ICP）刻蚀机。反应室腔体体积为35L，刻蚀时的压力为0.3～0.5Pa（随气体总流量变化），极限真空为2×10-5Pa，射频 ICP功率源和射频偏置功率源均为13.56Hz，最大功率分别为1,000W、600W。采用Cl2/BCl3作为刻蚀气体，在不同气体总流量（20～60mL/min）和偏置功率（20～100W）、气体组分（Cl2：10%～80%）、ICP功率P（100～500W）等条件下进行刻蚀[2,6]。
1.3检测数据
使用台阶仪来测量ICP刻蚀前后AZ-4620的厚度及刻蚀前后外延片的台阶深度，从而计算出高度差，得出GaN/AZ-4620刻蚀选择比。
ICP刻蚀会受到各种工艺条件的影响，因此工艺条件的变化对于
GaN/AZ-4620刻蚀选择比影响也十分敏感。本文通过在不同工艺条件下，实验得到GaN刻蚀速率V以及GaN/AZ-4620刻蚀选择比R，如下所示为实验数据及分析。
1.3.1图1实验数据分析
图1所示为Pbias=50W、PICP=280W、PAPC=0.3～0.5Pa、Cl2与BCl3的流量比为3:1时，GaN/AZ-4620刻蚀选择比与速率、气体总流量的关系。由图1可以看出，当气体总流量由20mL/min增大到60mL/min时，GaN刻蚀速率加快，而且GaN/AZ-4620选择比由0.6增大到0.9。这是因为当气体总流量增加时，提供了更多的能参与刻蚀的等离子体，这样化学刻蚀和物理刻蚀都得到加强，且对GaN 的刻蚀速度的提高大于对AZ-4620的刻蚀速度的提高，从而选择比变大。
1.3.2图2实验数据分析
图2所示为PAPC=0.5Pa、PICP=280W、Cl2与BCl3流量分别为45mL/min、15mL/min时，不同偏置功率下GaN刻蚀速率和选择比关系曲线。由图2可以看出，随着偏置功率加大，GaN刻蚀速率增大，使用合适的偏置功率会得到较好的选择比。由于偏置功率能给予等离子体边缘的粒子一个很大的加速度冲向晶片进行刻蚀，因此当偏置功率增大时，刻蚀中物理刻蚀占的比重增加，晶片表面受到的物理垂直轰击随之增大[7]，使得GaN刻蚀速率变大，此时GaN表面造成的损伤也加大[8]。可以得出在不同偏置功率时，等离子体对GaN和AZ-4620的轰击程度并不成线性关系，而导致选择比变化，于是可取一个合适的值（如图偏置功率为50W），可以得到选择比为0.92。
1.3.3图3实验数据分析
图3所示为Pbias=50W、PAPC=0.4Pa、Cl2与BCl3流量分别为30mL/min、10mL/min时，R与V、PICP的关系曲线。由图3可以看出，随着ICP功率加大，GaN/AZ04620刻蚀选择比呈缓慢下降趋势，在功率较大时下降较快。而在开始时，随着ICP功率的逐渐加大，GaN刻蚀速率增大，但当ICP功率增大到一定值时，刻蚀速率反而会变小。由于刻蚀腔里反应气体的流量是固定的，当ICP功率加大时，刻蚀腔体里的气体逐渐电离成等离子体，随着等离子体浓度增大，其与GaN 和AZ-4620接触得也越充分，从而GaN和AZ-4620刻蚀速率也增大，但GaN更明显，因此选择比缓慢下降。由图可得，当达到某个功率（如280W）时，刻蚀气体完全电离，使得等离子体已经达到动态饱和，由于ICP功率所产生的等离子体的同性刻蚀，使得在继续加大功率（大于280W）时，反而使到达晶片表面的有效等离子体减少，而导致对GaN和AZ-4620刻蚀速率都变慢，且对GaN影响更大，从而使选择比降低[7]。
1.3.4图4实验数据分析
图4所示为PICP=280W、Pbias=50W、q=60mL/ min、PAPC=0.5Pa时，不同Cl2含量与GaN/AZ-4620刻蚀选择比和刻蚀速率的关系。由图4可以看出，在总流量不变且Cl2由 10%提高至75%时，选择比由0.58增大到0.92，在这个过程中，GaN刻蚀速率由30nm/min增加到230nm/min。因为当Cl2含量增加时，化学刻蚀急剧增强并占据刻蚀的主导地位，对GaN的刻蚀加快，且大于AZ-4620的刻蚀速度的变化，从而选择比变大[7,9]。Cl2的作用主要是化学刻蚀，如果含量过高会导致PAPC刻蚀剖面不垂直，并且也需要一定量的BCl3来做物理垂直刻蚀，这对于制作大功率LED隔离槽中细栅条是不利的[9]。
2结论
实验通过改变气体总流量、直流自偏压、ICP功率、气体组分等工艺条件，为在保证一定的GaN刻蚀速率的情况下尽量提高GaN/AZ-4620的刻蚀选择比，结果表明，GaN/AZ-4620的刻蚀选择比受到各种工艺条件的直接影响，并且呈现出一定的规律。其中在提升GaN刻蚀速率的同时，提高反应气体总流量对于
GaN/AZ-4620选择比也会有较大的提高，另外还要兼顾刻蚀损伤的影响。最终得出优化工艺条件：PAPC=0.5Pa，PICP为28W，Pbias为50W，Cl2、BCl3流量分别为45mL/min、15mL/min，此条件下GaN的刻蚀速率为225nm/min，选择比可达到0.92，可用于实际生产。本文解决了在高压LED芯片前段制作过程需要隔离刻蚀的问题，为后续芯片电极制作扫清了障碍。
参考文献
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收稿日期:2010-11-03. 材料、结构及工艺 CCD 多晶硅刻蚀技术研究 向鹏飞,袁安波,杨修伟,高建威 (重庆光电技术研究所,重庆400060) 摘 要: CCD 晶硅刻蚀相比于传统CM OS 工艺的多晶硅刻蚀需要多晶硅对氮化硅更高的刻蚀选择比,更长的过刻蚀时间。采用Cl 2+H e,Cl 2+H e+O 2,Cl 2+H e+O 2+H Br 三种工艺气体组分在Lam4420机台进行了多晶硅刻蚀实验,研究了不同气体配比、不同射频功率对刻蚀速率、选择比、条宽、侧壁形貌等参数的影响。通过优化工艺参数,比较刻蚀结果,最终获得了适合于CCD 多层多晶硅刻蚀的工艺条件。 关键词: 多晶硅;刻蚀;选择比;CCD 中图分类号:TN386.5 文献标识码:A 文章编号:1001-5868(2010)06-0885-03 Study on Technology of Poly Etch in C CD XIANG Pengfei,YUAN Anbo,YANG Xiuw ei,GAO Jianw ei (C hongqing Optoelectronics Research Institute,C hongqing 400060,CHN) Abstract: Relative to nor mal CM OS po ly etch process,the techno logy of poly etch in CCD need higher selectiv ity betw een poly and SiN,and mo re over etch tim e.Po ly etch on Lam 4420machine w as perform ed w ith Cl 2+H e,Cl 2+H e+O 2and Cl 2+H e+O 2+H Br as etching gases.The relationship betw een different etching gases,RF pow er and the four par am eters of etch rate,selectivity ,profile and CD bias w as researched.By o ptimizing the ratio of different gases and com paring the different etching results,the optimized etching process for CCD w as obtained. Key words: poly;etch;selectiv ity;CCD 0 引言 CCD 和标准的CM OS 器件一样,都是用多晶硅作为器件的栅极,多晶硅栅的刻蚀是整个CCD 制作中的关键工艺,器件成品率和器件性能都与多晶硅栅的刻蚀工艺有直接的关系。目前多晶硅刻蚀在CM OS 工艺中是很成熟的工艺技术,但CCD 的多晶硅栅刻蚀与CMOS 器件的多晶硅刻蚀相比有较大的不同。因为CCD 多晶硅栅极下的介质层是氮化硅,而且需要3~4次多晶硅栅刻蚀布线以形成交叠,相比于CM OS 工艺中的多晶硅刻蚀需要更高的刻蚀选择比,更长的过刻蚀时间,才能满足CCD 多晶硅栅极刻蚀的要求。本文针对CCD 多晶硅刻蚀在刻蚀选择比、刻蚀形貌、条宽控制等几个方面进行 了研究,找到了满足CCD 多层多晶硅栅布线的多晶硅刻蚀条件。 1 多晶硅刻蚀原理 反应离子刻蚀多晶硅的反应气体是Cl 2,H Br 等气体,反应离子刻蚀主要有化学刻蚀和物理刻蚀两方面的作用。 (1)化学刻蚀(反应刻蚀)。反应气体(Cl 2,H Br)在高频电场中被电离,产生离子、电子、激发原子、游离原子(亦称游离基)等,具有很强的化学活性,可以与处于等离子体中的物质发生如下化学反应[1]:Si+4Cl SiCl 4 ,Si+4Br SiBr 4 。 (2)物理刻蚀(溅射刻蚀)。由于反应离子在电场中获得能量,并且定向移动到硅片表面,形成对硅片物理轰击作用,使原子或分子得到足够的动能离 885 半导体光电 2010年12月第31卷第6期向鹏飞等: CCD 多晶硅刻蚀技术研究
第20卷第6期 半 导 体 学 报 V o l.20,N o.6 1999年6月 CH I N ESE JOU RNAL O F SE M I CONDU CTOR S June,1999 多晶硅薄膜应力特性研究 张国炳 郝一龙 田大宇 刘诗美 王铁松 武国英 (北京大学微电子学研究所 北京 100871) 摘要 本文报道了低压化学气相淀积(L PCVD)制备的多晶硅薄膜内应力与制备条件、退火 ,用XRD、R ED等技术测量分析了多晶硅膜的微结构组成.结果表明,L PCVD制备的多晶硅薄膜具有本征压应力,其内应力受淀积条件、微结 构组成等因素的影响.采用快速退火(R TA)可以使其压应力松弛,减小其内应力,并可使其转 变成为本征张应力,以满足在微机电系统(M E M S)制备中的要求. PACC:6220,7360F,6860 1 引言 多晶硅薄膜由于其特有的导电特性和易于实现自对准工艺的优点,在大规模集成电路(VL S I)的制备中有着广泛的应用.对多晶硅薄膜的导电特性已进行了深入的研究[1].近年来,随着集成电路的发展,特别是微机电系统(M E M S)的兴起,多晶硅膜作为M E M S中的基本结构材料,其机械特性直接影响着器件的性能和稳定性、可靠性. 在M E M S应用中要求多晶硅膜本身具有较小的张应力且膜内有小的应力梯度,如果多晶硅膜内应力过大,会使M E M S结构层形变甚至断裂,造成器件失效.所以,控制制备工艺条件,使其具有较小的张应力,成为M E M S制造工艺中的一个很关键的问题[2,3].本文对L PCVD多晶硅薄膜的应力特性进行了实验研究,主要包括:制备工艺条件、退火温度和时间、掺杂浓度和微结构组成对其应力特性的影响.实验中采用薄膜全场应力测试系统测量薄膜的应力,用X光衍射(XRD)及反射电子衍射(R ED)等技术测量分析了多晶硅膜的微结构组成. 2 实验 2.1 实验样品制备 实验样品采用在N型(100)单晶硅衬底热生长300～500nm厚的Si O2膜;再用低压化学气相淀积生长多晶硅薄膜,工艺条件为:淀积温度分别为575℃和610℃,压力30Pa,硅烷 张国炳 男,1937年出生,教授,从事半导体器件物理及VL S I和M E M S中薄膜结构特性及应用研究 郝一龙 男,1963年出生,副研究员,从事VL S I多层互连技术及M E M S器件和制备工艺研究 1998202213收到,1998208225定稿
微电子器件课程设计MOS晶体管击穿特性研究 班级：微电子0901 学号：****** 姓名：*** 指导老师：**** 日期：2012.5.20
一、目的 研究MOSFET漏源极击穿特性，主要包括： 1.验证掺杂浓度对MOSFET漏源极雪崩击穿的影响 2.验证栅氧化层厚度对MOSFET漏源极雪崩击穿的影响 3.介绍源漏穿通穿通 二、工作原理 当V DS增大到漏源击穿电压BV DS的值时，反向偏置的漏PN结会因雪崩倍增效应而发生击穿，或在漏区与源区之间发生穿通。这时I D将迅速上升，如图所示。 通过改变衬底掺杂浓度和栅氧化层厚度，可改变穿电压BVDS的值得到不同的输出特性曲线 三、仿真过程 首先构建NMOS结构 源代码如下： go athena # 网格定义（创建非均匀网格） # Non-Uniform Grid(0.6um x 0.8um) line x loc=0.00 spac=0.10 line x loc=0.20 spac=0.01 line x loc=0.60 spac=0.01 # line y loc=0.00 spac=0.008 line y loc=0.2 spac=0.01 line y loc=0.5 spac=0.05 line y loc=0.8 spac=0.15 #初始衬底参数：浓度、晶向等（浓度1.0e14/cm2晶向100方向） # Initial Silicon Structure with <100> Orientation init silicon c.boron=1.0e16 orientation=100 two.d # 栅极氧化及优化（使氧化层厚度约为100A） # Gate Oxidation diffus time=11 temp=925.727 dryo2 press=0.982979 hcl.pc=3 # 提取栅极厚度
多晶硅刻蚀特性的研究 随着硅珊MOS器件的出现，多晶硅渐渐成为先进器件材料的主力军。文章主要对多晶硅刻蚀的特性进行研究，希望能够给相关人士一定的借鉴。 标签：多晶硅；刻蚀；研究 1 硅和多晶硅刻蚀的介绍 硅栅（Poly Gate）的干法刻蚀： 随着晶体管尺寸的不断缩小对硅栅的刻蚀就越具有挑战性。因为受到光刻线宽的限制，为达到最后的CD线宽要求往往需要先对光阻进行缩小处理，然后进一步往下刻蚀。BARC打开后，再以光阻为阻挡层将TEOS打开。接着把剩余的光阻去除，再以TEOS作为阻挡层对硅栅进性刻蚀。为了保护栅极氧化层不被损伤，通常要把硅栅的刻蚀分成几个步骤：主刻蚀、着陆刻蚀和过刻蚀。主刻蚀通常有比较高的刻蚀率但对氧化硅的选择比较小。通过主刻蚀可基本决定硅栅的剖面轮廓和关键尺寸。着陆刻蚀通常对栅极氧化层有比较高的选择比以确保栅极氧化层不被损伤。一旦触及到栅极氧化层后就必须转成对氧化硅选择比更高的过刻蚀步骤以确保把残余的硅清除干净而不损伤到栅极氧化层。 Cl2，HBr，HCl是硅栅刻蚀的主要气体，Cl2和硅反应生成挥发性的SiCl4而HBr和硅反应生成的SiBr4同样具有挥发性。为了避免伤及栅极氧化层，任何带F基的气体如CF4，SF6，NF3都不能在过刻蚀的步骤中使用。 2 硅和多晶硅刻蚀的结构 我们介绍一个Logic刻蚀的程式，刻蚀多晶硅的结构包括PR，SION，Poly，Oxide。多晶硅的线宽要求非常小。如图1所示。 在MOS器件中，掺杂的LPCVD多晶硅是用做栅极的导电材料。掺杂多晶硅线宽决定了有源器件的栅长，并会影响晶体管的性能。因此，CD控制是很关键的。多晶硅栅的刻蚀工艺必须对下层栅氧化层有高的选择比并具有非常好的均匀性和可重复性。同时也要求高度的各向异性，因为多晶硅栅在源/漏的注入过程中起阻挡层的作用。倾斜的侧壁会引起多晶硅栅结构下面部分的掺杂。 刻蚀多晶硅（硅）通常是一个三步工艺过程。这使得在不同的刻蚀步骤中能对各向异性刻蚀和选择比进行优化。这三个步骤是： （1）第一步是预刻蚀，用于去除自然氧化层、硬的掩蔽层（如SiON）和表面污染物来获得均匀的刻蚀（这减少了刻蚀中作为微掩蔽层的污染物带来的表面缺陷）。
多晶硅电池背表面刻蚀提升性能产线工艺研究 摘要：对比研究了产线上多晶硅太阳电池背表面刻蚀对其光电转换性能的影响。示范性实验结果表明：多晶硅太阳电池背表面刻蚀能够改善其短路电流，从而相应的光电转换效率提升了约0．1％。依据多晶硅太阳电池背表面刻蚀前后的扫描电镜（SEM）形貌、背表面漫反射光谱及完整电池片外量子效率的测试结果，改进的光电转换的原因可能源于背表面刻蚀“镜面”化有利于太阳光子在背表面内反射和改进印刷Al浆与背表面覆盖接触。背表面刻蚀与当前晶硅电池产线工艺兼容，能够提升电池片的光电转换效率，是一种可供选择的产线升级工艺。1 引言 如何提升产线晶硅太阳电池的光电转换效率是当前光伏产业中的一个重要研发课题。基于晶硅太阳电池的整个光电过程，可针对增加电池片对300～1100nm太阳光子的捕获和吸收、降低电池片前后表面复合及减少电池片串并联电阻的电学损失3方面考虑，进行器件结构设计和制备工艺研发，有效地改进电池片光电转换效率。其中，增加电池片对300～1100nm太阳光子的捕获和吸收，需要合理设计电池
片前表面光电结构。 当前工业生产主流晶硅太阳电池产品前表面印有图形 化栅线电极，它将遮挡太阳光子入射到电池片内部，造成反射损失。降低栅线宽度及提高栅线高度的二次印刷技术［1］、减小主栅宽度的多主栅技术［2］均能够有效地降低遮挡面积，减少其光遮挡。另外，未被遮挡的晶体硅在300～1100nm 光谱范围内折射率大，也将造成严重的光反射损失。通过表面织构［3～5］，可有效地降低晶硅表面光反射损失，特别是硅纳米结构［6～9］能够使获得超低光反射率。进一步在微纳织构上及在其表面制作减反射膜［10，11］，引入多次光反射和干涉效应，可进一步降低晶硅表面光反射损失。 另一方面，晶体硅的吸收系数［12，13］在300～1100nm 光谱范围有很大变化，短波太阳光子（300～450nm）和长波太阳光子（850～1100nm）的吸收系数相差数2～3量级，导致各种波长太阳光具有不同的吸收深度。结合晶体硅的吸收系数及工业生产主流晶硅太阳电池产品180μm的厚度，理论计算结果表明，长波太阳光子吸收不完全而入射到晶硅电池背表面，随后被背Al电极吸收损失或内反射回晶硅中再吸收利用。碱或酸制绒工艺中晶硅太阳电池的背表面也被织构化，导致入射到晶硅太阳电池背表面的长波太阳光子在晶硅／Al电极界面多次反射，多次撞击背Al电极而增加背Al 电极对长波光子的吸收，造成光损失。若将晶硅太阳电池背