时钟缓冲器基础知识
时钟是所有电子产品的基本构建块今天。用于在同步数字系统中的每个数据过渡，有一个时钟，用于控制的寄存器中。大多数系统使用晶体，频率时序发生器（FTGS ），或廉价的陶瓷谐振器来产生精确的时钟同步的系统。此外，时钟缓冲器被用来创建多个副本，乘，除时钟频率，甚至移动时钟边沿向前或向后的时间。许多时钟缓冲解决方案已经创造了超过过去几年，以解决当今高速逻辑系统所需的许多挑战。其中一些挑战包括：高工作频率和输出频率，传播延迟从输入到输出，输出到输出歪斜引脚之间，周期tocycle和长期抖动，扩频，输出驱动强度，I / O电压标准和冗余。因为钟表是最快的信号系统，通常最重的负载下，特别考虑必须在创建时钟树时发出。在这一章中，我们列出了非PLL和基于PLL的缓冲区的基本功能，并显示这些设备如何被用来解决高速逻辑设计挑战。
在当今的典型的同步设计中，通常需要多个时钟信号，以驱动各种组件。创建副本的所需数目的时钟树的构建。树开始于一个时钟源，例如振荡器或外部信号并驱动一个或多个缓冲器。缓冲器的数量通常是依赖于目标设备的数目和位置。
在过去几年里，通用逻辑组件被用来作为时钟缓冲器。这些是足够的时间，但他们做一点维持时钟的信号完整性。事实上，它们实际上是一个不利的电路。随着时钟树中的速度和时序容限降低增加，传播延迟和输出歪斜变得越来越重要。在接下来的几节中，我们讨论了旧设备，为什么他们却不足以应付当今的设计需求。与现代缓冲区相关的常见术语的定义如下。最后，我们解决了现代时钟缓冲器的属性具有和不具有PLL。经常被用作时钟源的FTG是一种特殊类型的PLL时钟缓冲器。
◆早期的缓冲器
一种时钟缓冲器是一种装置，其输出波形随输入波形。输入信号传播通过该设备并重新驱动输出缓冲器。因此，这种装置具有与它们相关联的传播延迟。此外，由于通过每个输入输出路径上的设备的传播延迟之间的差异，将歪斜的输出之间存在。一类非PLL时钟缓冲器的一个例子是74F244 ，可从几个制造商。这些设备已经面世多年，是适用于设计中的频率分别为20MHz以下。设计师时钟和风扇出来，只会令到在电路卡上的多个同步设备。有了这些缓慢的频率和相关的上升时间，设计师们适当的利润，用以满足建立和保持时间的同步接口。然而，这些缓冲区是不是最佳的为今天的高速时钟要求。该74F244患有长传播延迟（3 ?5 ns）和长输出到输出偏斜延迟。基于非PLL时钟缓冲器在最近几年有所改善，并使用更先进的I / O设计技术来提高输出至输出偏斜。随着时钟周期越短，在时钟分配系统的不确定性或歪斜变得更加的一个因素。由于时钟用于驱动处理器和同步系统部件之间的数据传输，时钟分配系统是系统设计的一个重要组成部分。时钟分配系统的设计，不采取歪斜考虑可能会导致系统性能下降和可靠性。
◆时钟偏差
歪斜是在指定发生在同一时间的两个信号的到达时间的变化。歪斜是由驱动装置和变异引起的电路板走线布局变化的电路板延时器的输出歪斜。由于时钟信号驱动系统的许多部件，并且因为所有这些组件应该正好在同一时间，以进行同步接收的时钟信号，在时钟信号的其目的地的到达的任何变化将直接影响系统的性能。歪斜通过改变时钟边沿的到来将直接影响系统的利润。因为在同步系统中的元素所需要的时钟信号，以在同一时间到达时，时钟偏差减小其内的信息，可以通过从一个装置到下一个循环时间。
随着系统速度的提高，时钟偏差的总周期时间的比例越来越大。当循环次数分别为50纳秒，时钟歪斜很少是设计重点。即使是歪斜的周期时间20 ％，它不会引起任何问题。作为循环次数下降到15ns少，时钟偏差，需要不断增加的设计资源的量。现在，通常情况下，这些高速系统中只能有10 ％专门用于时钟偏移的时序预算的，所以很明显，它必须减少。
有两种类型的时钟偏差的影响系统性能。时钟驱动器会导致固有偏差和所述印刷电路板
（PCB）的布局和设计被称为外源性歪斜。外在歪斜和布局程序时钟树将在本书后面讨论。的时间，由于歪斜的变化被定义为以下等式：
tSKEW_INTRINSIC =设备引起的偏移
tSKEW_EXTRINSIC = PCB +布局+工作环境诱导斜
t偏斜= tSKEW_INTRINSIC + tSKEW_EXTRINSIC
固有的时钟偏差是造成其本身的时钟驱动器或缓冲器偏移的量。电路板布局或任何其他设计问题，除了表示对时钟驱动器数据表中的规格不引起内在的歪斜。
◆输出偏斜
输出偏斜（TSK ）也称为引脚到引脚歪斜。输出偏移是在相同的转换相同的设备上的任何两个输出端的延迟之间的差异。联合电子设备工程委员会（JEDEC ）的输出歪斜定义为与连接在一起的所有驾驶输入和输出的开关在同一方向驾驶时相同的指定负载一台设备的指定输出之间的偏差。图2.2和2.3显示一个时钟缓冲器与普通输入，通过Co1_n CIN驾驶输出Co1_1 。输出的上升沿之间的最大绝对差值将被指定为输出歪斜。在今天的高性能时钟缓冲器典型的输出歪斜大约是200皮秒（ps）的。
◆输入阈值的变化
之后，低偏移时钟信号已分发，时钟接收器必须接受时钟输入以最小的变化。如果接收机的输入端阈值电平是不均匀的，该时钟接收器将响应于时钟信号在不同的时间产生的时钟偏差。如果一个负载装置有一个1.2伏的阈值和另一个负载装置具有1.7伏的阈值和上升沿速率为1V/ns的，将会有500 ps的歪斜所引起的在该基础上，负载装置的开关点输入信号。大多数制造商为中心的设备的输入阈值电平接近1.5伏的标称（TTL ）输入设备。该输入阈值会略有不同，从生产厂家尤其是条件（如电压和温度）的变化。将TTL规格的输入阈值电平是保证逻辑高时，输入电压高于2.0伏和逻辑低时，输入电压电平低于0.8伏。
这使得一个1.2伏的窗口过电压和温度。用互补金属氧化物半导体（CMOS）元件轨道摆动的输入有VCC / 2或大约2.5伏，这是比TTL电平高得多的一个典型的输入阈值。如果阈值电平是不均匀的，时钟偏移会因为这些变化的部件之间发展。还有很多已经出现，并提供时钟，以不同的子系统时，都必须考虑I / O标准。表2.1列出下面列出的更普遍的标准随着输入阈值电压。
◆非PLL的时钟驱动器
有现代时钟驱动器架构的两种主要类型：缓冲型器件（非PLL）和一个反馈型器件（PLL）。在缓冲式（非PLL）时钟驱动时，输入波传播通过该装置，并“重新驱动”通过输出缓冲器。此输出信号直接地跟随输入信号，并具有传播延迟（TPD），取值范围是5纳秒到15纳秒。这些设备从缓冲器以往不同，如在它们是专为时钟信号而设计的74F244 。在74F244 ，有八个输入和8路输出。要创建一个到八个缓冲区，所有八个输入连接在一起。这会导致过量的负荷在对驱动信号的输入。一到八个时钟缓冲器只有一个输入，因此只有一个负载。输出上升和下降时间也难分伯仲，因此不利于占空比误差。他们改进的I / O结构，引脚到引脚歪斜保持在最低限度。
该设备的输出歪斜，如果它不是数据表上列出的，可以通过减去从最大传播延迟最小传播延迟来计算。
在图2.5所示的10纳秒的tPD时钟驱动器的延迟不考虑影响的电路板布局和设计。这些类型的设备是极好的缓冲源信号，例如振荡器，其输出相位并不需要匹配输入。各种各样的基于非PLL缓冲器可在当今市场上，通常范围从少到4路输出，多则30 。有些设备还包括可配置的I / O和内部寄存器来划分的输出频率。
中最高性能的非今天的PLL基于低电压CMOS （LVCMOS ）时钟缓冲器可为B9940L 。该B9940L是有能力的低电压时钟分配缓冲区选择的差动LVPECL或LVCMOS / LVTTL的
兼容的输入时钟。这两个时钟源可以用于提供一个测试时钟以及初级系统时钟。所有其他控制输入的LVCMOS / LVTTL的兼容。十八输出2.5V - 3.3V或兼容，可驱动两个串联端接50欧姆传输线。有了这个功能，B9940L有一个有效的扇出1:36 。150 ps的，一个设备的750 PS装置倾斜，以及200MHz的高端工作频率低输出至输出歪曲，使B9940L嵌套时钟树中同步系统的理想时钟分配缓冲区。
这些设备仍然面临设备传播延迟的问题。通过这些设备的传播延迟是大约5纳秒。这个延迟会引起歪斜的系统中两个参考时钟的缓冲液和缓冲液的输出需要被对齐。这些器件还具有输出波形是直接根据输入波形的缺点。如果输入波形是一个非50 ％占空比的时钟，输出波形也将有一个低于理想的占空比。都在使用这种类型的缓冲区中，需要近50/50输出系统所需的昂贵的晶体振荡器具有严格的公差。
这些器件还缺少逐步调整或频率乘以它们的输出能力。相位调整允许时钟驱动器，以补偿跟踪传播延迟失配和建立和保持时间的差异，和倍频允许的高频和低频时钟从相同的共同的参考分布。昂贵的组件和费时的电路板布线技术必须被用来补偿这些缓冲式时钟驱动器设备的功能性缺点。基于PLL的器件已被纳入到解决所有的这些缺点。
◆零延迟缓冲器
零延迟缓冲器（ZDB ）是可以扇出的一个时钟信号为多个时钟信号与输出之间的零延迟和非常低歪斜的装置。该器件非常适合各种要求严格的输入输出时钟分配的应用程序和出倾斜。一个ZDB的简化框图如图2.7所示。一个ZDB是建立与使用参考输入和反馈输入一个PLL 。反馈输入由输出中的一个驱动。鉴相器调整VCO的输出频率，使得它的两个输入都没有相位或频率的差异。由于PLL控制回路包括输出和负载中的一个，它会动态地补偿负载放置在该输出。
这意味着，它必须从输入零延迟，驱动该输出负载的反馈独立的输出。注意，这仅是为了通过反馈输入和所有其它输出被监视的输出有一个输入到输出的延迟是受输出负载的差异的情况。请参见“超前或滞后调节”这一主题的讨论。
赛普拉斯半导体公司CY2308是一款双银行，通用ZDB提供8个拷贝的单一输入时钟的零延迟从输入到输出和低偏移输出之间。这种流行的缓冲区是专为在各种时钟分配应用中使用，在本书中，是典型的零延迟，基于PLL的缓冲区将被使用。外部连接装置上的反馈路径中的能力提供了偏斜控制和开辟了一些有趣的应用程序的机会。
◆使用外部反馈
许多ZDBS有一个是简单地通过驱动任何输出到FB引脚为ZDB操作关闭一个开放的外部反馈路径。然而，在反馈路径可以用于其它有趣的应用。使用在反馈路径中的离散的延迟元件会产生导致的输入信号的输出。有时，设计需要一个时钟，是比较早期的输入时钟的剩余份数的一些副本。图2.9显示了一个电路实现，生成使用ZDB这种早期的时钟。
法律基础知识试题及答案 一、单项选择题(在每小题的四个备选答案中,选出一个正确答案,并将正确答案的序号填在题中的括号内。每小题1分,共30分) 1、按照制定与实施法律的主体不同,可以把法律划分为(C)。 A、根本法与普通法 B、一般法与特别法 C、国内法与国际法 D、实体法与程序法 2、我国依法治国的主体就是(C )。 A、党中央 B、国务院 C、广大人民群众 D、全国人民代表大会 3、外国人在我国领域内,(B )适用我国法律。 A、一律 B、一般 C、可以 D、不能 4、法律( A)就是划分部门法的首要的、第一位标准。 A、调整的社会关系的种类 B、调整的方法 C、保障权利的途径 D、调整的机制 5、我国第一部社会主义类型的宪法就是(D )年制定的宪法。 A、1949 B、1950 C、1952 D、1954 6、(C )就是解决民族问题的基本政策,就是一项符合我国国情的基本制度。 A、民族自治制度 B、区域自治制度 C、民族区域自治制度 D、民族平等制度 7、我国宪法规定,公民有受教育的(D )。 A、权利 B、权力 C、义务 D、权利与义务
8、最高人民法院就是我国的最高国家审判机关,(C )地方各级人民法院与专门人民法院的审判工作。 A、领导 B、指导 C、监督 D、管理 9、行政法与行政法规的关系就是(C )。 A、行政法就就是指行政法规 B、行政法就是行政法规的渊源之一 C、行政法规就是行政法的渊源之一 D、行政法与行政法规就是效力不同的两种类别的规范性文件 10、私营企业就是指企业资产属于私人所有,雇工达到( D)人以上的营利性经济组织。 A、5 B、6 C、7 D、8 11、增值税属于(A )。 A、流转税 B、财产税 C、所得税 D、营业税 12、我国森林法把每年(C )定为全国统一的“植树节”。 A、3月5日 B、3月11日 C、3月12日 D、3月15日 13、刘迪,6岁,在北京幼儿园学习绘画数年,1989年夏天,某机构组织儿童绘画展,刘迪的画被选中参展,并获得一等奖,得奖金1000元。此时刘迪父母已离异,其母张某为刘迪的监护人,刘迪之父每月给刘迪100元抚养费。1000元奖金应归( D)所有。 A、刘母 B、刘父 C、幼儿园 D、刘迪 14、财产所有权中最核心的就是D )。 A、占有权 B、使用权 C、用益权 D、处分权
第一章 市场需求、供给与均衡价格 一、▲需求：消费者愿意且能够购买（一定时间内和一定价格条件下） ▲市场需求：消费者需求的总和 ▲需求的影响因素： ①消费者偏好 ②消费者的个人收入 正相关 ③产品价格 负相关 ④替代品的价格 正相关 ⑤互补品的价格 负相关 ⑥预期 预期价格↑，需求↓ ⑦其他因素 ▲ 需求函数：假定除价格以外的其他因素不变，Qd=Qd （P ） ▲ 需求规律：需求与价格之间这种呈反方向变化的关系 需求曲线（需求量的变动）：假定其他因素不变，需求和价格的关系 需求变动（表现为需求曲 线的位移）：其他因素变动（如消费者收入、消费者偏好等，引起需求的相应变化） ◇ 以上规律为绝大多数商品的价格和需求量之间的一般关系，也有例外： 特例一：钻石与价格之间有时呈正方向变化，钻石价格越低，需求量越小。 特例二：对于低收入阶层的消费者来说，某些普通食品的价格上涨，购买量也增加。
二、▲供给：某一时间内和一定的价格水平下，生产者愿意并可能为市场提供商品或服务的数量。 ▲供给函数：假定除价格外的其他因素不变，Qs=Qs （P ） ▲供给的影响因素： ①产品价格 ②生产成本 ③生产技术 ④预期 ⑤相关产品的价格 ⑥其他因素 ▲ 供给规律：市场上商品或服务的供给量和市场价格呈正向变化的关系。 ▲ 供给曲线（供给量的变化）：假 定其他因素不变，供给量和价格的关系。 ▲ 供给变动（表现为需求曲线的位 移）：价格外的其他因素变动（如成本等），引起的供给的变动。 三、▲均衡价格：市场供给力量和需求力量相互抵消时所达到的价格水平。Qd=Qs 时→Po （均衡价格） ▲均衡价格模型（运用：最高限价分析，保护价格分析） ▲ 最高限价（目标：保护消费者利益或者降低某些生产者的成本） P
YH5/640、YH26/830、YH27/1080 油压缓冲器设计原理及计算 河北东方机械厂 2006年12月10日
目录 1．油压缓冲器技术参数 (3) 2．设计原理介绍 (3) 3．产品结构分析 (4) 4．设计计算及强度校核 (5) （1）柱塞筒壁厚设计计算 （2）柱塞筒强度校核 （3）柱塞筒的稳定性校核 （4）压力缸壁厚设计计算 （5）压力缸壁厚强度校核 （6）压力缸焊缝强度校核 （7）导向套强度校核 （8）挡圈强度校核 （9）复位弹簧设计计算 （10）地脚螺栓强度校核
一、油压缓冲器技术参数见表1 表1 二、设计原理介绍 油压缓冲器是利用液体流动的阻尼，缓解轿箱或对重的冲击，具有良好的缓冲性能。油压缓冲器受到撞击后，液压油从压力缸内腔通过节流嘴与调节杆形成的环状孔隙进入柱塞筒的内腔，见图1，液压油的流量由锥形调节杆控制。随着柱塞筒的向下运动，节流嘴与调节杆形成的环状孔隙逐渐减小，导致制停力基本恒定，在接近行程末端时减速过程结束。在制停轿箱或对重过程中，其动能转化为油的热能，即消耗了轿箱或对重的动能。 排油截面积的设计：油压缓冲器的制动特性主要取决于排油截面的设计。合理地设计排油截面将使缓冲过程平稳，冲击力小。在节流嘴内孔确定的情况下，改变调节杆的锥度可达到合理的排油截面。应用流体力学原理可计算出合理的排油截面，从理论上计算出来的调节杆是一连续变
化的曲面，与锥面接近，但加工和测量比较困难。调节杆的实际锥度需要通过大量的试验后才能定型，以便达到最佳效果。 图1 三、产品结构分析 YH5/640、YH26/830、YH27/1080: 结构与我厂现有定型产品的结构基本相同，复位弹簧放在柱塞筒的内部，油标放在压力缸的侧面。该产品设计时采用全封闭结构，缓冲器作用期间无向外泄漏液压油的现象。缓冲器顶部装有密封螺塞部件，起到单向阀的作用（此项技术在我厂的定型缓冲器产品中已经采用，并获得国家专利），在缓冲器受到撞击时柱塞筒向下运动，此时密封螺塞部件受到内腔压力的作用而保持关闭的状态，当缓冲器复位时，在复位弹簧的作用下，柱塞筒向上运动，接近复位末端时单向阀打开，使缓冲器完全复位，具体结构见图2。 缓冲器的注油方式和油位检查：旋下密封螺塞部件和螺塞，从顶部注入液压油，然后用油标测量油位，油位应在油标上、下刻线之间，旋紧螺塞和密封螺塞部件。
Clocks and Timing Guide 4Q 2010 https://www.doczj.com/doc/4f11500595.html,/clocks 时钟及定时指南2010年第四季度
￡System Solutions for Hybrid and Electric Vehicles Table of Contents System Solutions for Hybrid and Electric Vehicles Texas Instruments in Automotive Applications ..........3Introduction to Electric Transportation ................3Why TI? ................................... .....4System Architecture of HEV/EV .....................4Battery Management Introduction to Battery Management..................5Battery Management Systems.......................6Battery Management: Applications ...................7 bq76PL536-Q1 Stackable Monitor, Protector and Balancer for Three- to Six-Series Li-Ion Cells........7 bq76PL536 Evaluation Module...................7Power Conversion Systems Introduction to Power Conversion . . . . . . . . . . . . . . . . . . . . 8DC/DC Converter Using UCC2895 ...................9DC/DC Converter Using C2000? Piccolo? MCUs .....10 C2000? Piccolo? F2802x Family (10) Charging and Charging Infrastructure Introduction to Charging and Charging Infrastructure ....12AFE031 Integrated PLC Analog Front End ............13 TI PLC Modem Development Kit (TI PLC DK).......13 Charging Systems – AC Levels 1 and 2 (Onboard) ......14Charging Systems – DC Level 3 (Offboard) ............15AC/DC Converter with PFC using C2000? Piccolo? MCUs..16 AC/DC Development Kits with C2000? MCUs ...16-17 Why Piccolo? MCUs? ........................17 Piccolo? MCUs F2802x vs. F2803x .............18 ControlSuite? Software ........... Current-Mode (CCM) Power Factor ..Motor Control Introduction to Drive and Motor Control ..Safe Motor Control with TMS570 ARM ?Introduction to Functional Safety........TMS570 MCU Development Tools.......Start/Stop Function Introduction to Start/Stop .........................24Power Management for Start/Stop Function.. (24) Start/Stop Function Using TI Analog Products .........25 TPS40210 Boost Converter .. (25) TPIC74100-Q1 Buck-Boost-Converter Integrated Switches ..........................25 TPS40090 Four-Channel Multiphase Buck DC/DC Controller (or Boost) ...............25Start/Stop Function Using the C2000? Piccolo? MCU ..26 Protector for Three- to Six-Series Li-Ion Cells ......30 DRV8312-C2-KIT Motor Driver ICs...............31 DRV8301 Brushless DC Motor Pre-Driver with Dual-Shunt Amplifiers and a Buck Converter.......31 Digital Motor Control for E-Bikes, Scooters and STOVs Evaluation Module ..................32时钟及定时时钟分配（扇出时钟缓冲器、零延迟缓冲器）时钟分配CDCLVC11xx 时钟分配CDCLVD12xx/21xx 敬请访问https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVC11xx ，以获取样片及数据表。敬请访问https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVD12xx/21xx ，以获取样片及数据表。主要特点高性能的1:2/3/4/6/8/10/12 ? LVCMOS 时钟扇出缓冲器超低的引脚至引脚时滞<50ps ? 超低的加性抖动<100f s R M S ? （12kHz 至20MHz ）电源电压：3.3V 或2.5V ? fmax = 250MHz （对于3.3V ）? fmax = 180MHz （对于2.5V ）? 工作温度范围：? －40℃至＋85℃采用8、14、16、20、24引脚? TSSOP 封装（全部引脚兼容）应用通用型通信、工业及消费类应用? CDCLVC11xx 是一个模块化、高性能、低偏斜 (skew)、通用型时钟缓主要特点高性能的2:4/8/12/16或双通道? 1:2/4/6/8通用至LVDS 时钟扇出缓冲器超低的加性抖动<300f s R M S ? （10kHz 至20MHz ）低输出时滞：20ps （最大值）? 通用型输入可接受LVDS 、LVPECL ? 和LVCMOS 可选的时钟输入? －控制引脚LVDS 输出，符合ANSI EAI/TIA-? 644A 标准时钟频率高达800MHz ? 2.375V 至2.625V 器件电源? LVDS 基准电压 (VAC_REF) 可用于? 容性耦合输入工业温度范围：? －40℃至＋85℃应用电信/网络? 医疗成像? 测试及测量设备? 冲器系列，其设计运用了一种模块化的思路。该系列可提供7种不同的扇出变化（1:2至1:12）。所有器件彼此之间的引脚都是兼容的，旨在方便用户的使用。该系列的全部成员均拥有相同的高性能特征，比如：低加性抖动、低偏斜和宽工作温度范围。CDCLVC11xx 支持一种异步输出启用控制功能 (1G)，该功能在1G 引脚为低电平时把输出切换至低电平状态。￡ Clocks and Timing Clock Distribution (Fan-Out Clock Buffers, Zero-Delay Buffers)Clock Distribution CDCLVC11xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVC11xx Key Features r 'BNJMZ PG IJHI QFSGPSNBODF -7$.04 DMPDL Fan-Out buffers r 7FSZ MPX QJO UP QJO TLFX QT r 7FSZ MPX BEEJUJWF KJUUFS GT 3.4 (12kHz to 20MHz)r 4VQQMZ WPMUBHF 7 PS 7 r GNBY .)[ GPS 7 r GNBY .)[ GPS 7 r 0QFSBUJOH UFNQFSBUVSF SBOHF m $ UP $ r "WBJMBCMF JO QJO TSSOP package (all pin-compatible)Applications r (FOFSBM QVSQPTF DPNNVOJDBUJPO Industrial and consumer applications The CDCLVC11xx is a modular, high-performance, low-skew, general-purpose clock buffer family designed with a modular approach in mind. There are EJGGFSFOU 'BO 0VU WBSJBUJPOT UP BWBJMBCMF "MM PG UIF EFWJDFT BSF pin- compatible to each other for easy handling. All family members share the same high-performing characteristics like low additive jitter, low skew and wide operating temperature range. The CDCLVC11xx supports an asynchronous output enable control (1G) that switches the outputs into a low state when 1G is low. Clock Distribution CDCLVD12xx/21xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVD12xx/21xx Key Features PS EVBM universal-to-LVDS clock Fan-Out buffers r 7FSZ MPX BEEJUJWF KJUUFS GT 3.4 (10kHz-20MHz) r -PX PVUQVU TLFX PG QT NBY r 6OJWFSTBM JOQVUT BDDFQU -7%4 LVPECL and LVCMOS r 4FMFDUBCMF DMPDL JOQVUT m DPOUSPM QJO r -7%4 PVUQVUT "/4* &"* 5*" " standard-compatible r $MPDL GSFRVFODZ VQ UP .)[ r 7 UP 7 EFWJDF QPXFS TVQQMZ r -7%4 SFG WPMUBHF 7"$@3&' capacitive coupled inputs r *OEVTUSJBM UFNQ SBOHF m $ UP $ Applications r 5FMFDPNNVOJDBUJPOT OFUXPSLJOH r .FEJDBM JNBHJOH r 5FTU BOE NFBTVSFNFOU FRVJQNFOU r 8JSFMFTT DPNNVOJDBUJPOT r (FOFSBM QVSQPTF DMPDLJOH The CDCLVD12xx/21xx clock buffers distribute one or two selectable clock inputs, */ */ UP PS QBJST PG EJGGFSFOUJBM -7%4 DMPDL PVUQVUT 065 065 with minimum skew for clock distribution. The buffers can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL or LVCMOS.The CDCLVD12xx/21xx are specifically designed for driving 50 transmission lines. When driving the inputs in single-ended mode, the appropriate bias voltage 7"$@3&' TIPVME CF BQQMJFE UP UIF VOVTFE OFHBUJWF JOQVU QJO ￡Clock Distribution (Fan-Out Clock Buffers, Zero-Delay Buffers)Clock Distribution CDCLVC11xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVC11xx Key Features r 'BNJMZ PG IJHI QFSGPSNBODF -7$.04 DMPDL Fan-Out buffers r 7FSZ MPX QJO UP QJO TLFX QT r 7FSZ MPX BEEJUJWF KJUUFS GT 3.4 (12kHz to 20MHz)r 4VQQMZ WPMUBHF 7 PS 7 r GNBY .)[ GPS 7 r GNBY .)[ GPS 7 r 0QFSBUJOH UFNQFSBUVSF SBOHF m $ UP $ r "WBJMBCMF JO QJO TSSOP package (all pin-compatible)Applications r Industrial and consumer applications The CDCLVC11xx is a modular, high-performance, low-skew, general-purpos clock buffer family designed with a modular approach in mind. There are EJGGFSFOU 'BO 0VU WBSJBUJPOT UP BWBJMBCMF "MM PG UIF EFWJDFT BSF pin- compatible to each other for easy handling. All family members share the is low. CDCLVC11xx functional block diagram 1G Clock Distribution CDCLVD12xx/21xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVD12xx/21xx Key Features r 'BNJMZ PG IJHI QFSGPSNBODF PS EVBM buffers r (10kHz-20MHz) r r LVPECL and LVCMOS r r standard-compatible r r r -7%4 SFG WPMUBHF 7"$@3&' capacitive coupled inputs r Applications r r .FEJDBM JNBHJOH The CDCLVD12xx/21xx clock buffers distribute one or two selectable clock inp */ */ UP PS QBJST PG EJGGFSFOUJBM -7%4 DMPDL PVUQVUT 065 065with minimum skew for clock distribution. The buffers can accept two clock so ￡ Clocks and Timing Clock Distribution (Fan-Out Clock Buffers, Zero-Delay Buffers)Clock Distribution CDCLVC11xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVC11xx Key Features r 'BNJMZ PG IJHI QFSGPSNBODF -7$.04 DMPDL Fan-Out buffers r 7FSZ MPX QJO UP QJO TLFX QT r 7FSZ MPX BEEJUJWF KJUUFS GT 3.4 (12kHz to 20MHz)r 4VQQMZ WPMUBHF 7 PS 7 r GNBY .)[ GPS 7 r GNBY .)[ GPS 7 r 0QFSBUJOH UFNQFSBUVSF SBOHF m $ UP $ r "WBJMBCMF JO QJO TSSOP package (all pin-compatible) Applications r (FOFSBM QVSQPTF DPNNVOJDBUJPO Industrial and consumer applications The CDCLVC11xx is a modular, high-performance, low-skew, general-purpose clock buffer family designed with a modular approach in mind. There are EJGGFSFOU 'BO 0VU WBSJBUJPOT UP BWBJMBCMF "MM PG UIF EFWJDFT BSF pin- compatible to each other for easy handling. All family members share the same high-performing characteristics like low additive jitter, low skew and wide operating temperature range. The CDCLVC11xx supports an asynchronous output enable control (1G) that switches the outputs into a low state when 1G is low. Clock Distribution CDCLVD12xx/21xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVD12xx/21xx Key Features r 'BNJMZ PG IJHI QFSGPSNBODF PS EVBM universal-to-LVDS clock Fan-Out buffers r 7FSZ MPX BEEJUJWF KJUUFS GT 3.4 (10kHz-20MHz) r -PX PVUQVU TLFX PG QT NBY r 6OJWFSTBM JOQVUT BDDFQU -7%4 LVPECL and LVCMOS r 4FMFDUBCMF DMPDL JOQVUT m DPOUSPM QJO r -7%4 PVUQVUT "/4* &"* 5*" " standard-compatible r $MPDL GSFRVFODZ VQ UP .)[ r 7 UP 7 EFWJDF QPXFS TVQQMZ r -7%4 SFG WPMUBHF 7"$@3&' BWBJMBCMF GPS capacitive coupled inputs r *OEVTUSJBM UFNQ SBOHF m $ UP $ Applications r 5FMFDPNNVOJDBUJPOT OFUXPSLJOH r .FEJDBM JNBHJOH r 5FTU BOE NFBTVSFNFOU FRVJQNFOU r 8JSFMFTT DPNNVOJDBUJPOT r (FOFSBM QVSQPTF DMPDLJOH The CDCLVD12xx/21xx clock buffers distribute one or two selectable clock inputs, */ */ UP PS QBJST PG EJGGFSFOUJBM -7%4 DMPDL PVUQVUT 065 065 with minimum skew for clock distribution. The buffers can accept two clock sources into an input multiplexer. The inputs can either be LVDS, LVPECL or LVCMOS.The CDCLVD12xx/21xx are specifically designed for driving 50 transmission lines. When driving the inputs in single-ended mode, the appropriate bias voltage 7"$@3&' TIPVME CF BQQMJFE UP UIF VOVTFE OFHBUJWF JOQVU QJO 新 ￡Clock Distribution CDCLVC11xx Get samples and datasheets at: https://www.doczj.com/doc/4f11500595.html,/sc/device/CDCLVC11xx Key Features r 'BNJMZ PG IJHI QFSGPSNBODF -7$.04 DMPDL Fan-Out buffers r 7FSZ MPX QJO UP QJO TLFX QT r 7FSZ MPX BEEJUJWF KJUUFS GT 3.4 (12kHz to 20MHz)r 4VQQMZ WPMUBHF 7 PS 7 r GNBY .)[ GPS 7 r GNBY .)[ GPS 7 r 0QFSBUJOH UFNQFSBUVSF SBOHF m $ UP $ r "WBJMBCMF JO QJO TSSOP package (all pin-compatible)Applications r (FOFSBM QVSQPTF DPNNVOJDBUJPO Industrial and consumer applications The CDCLVC11xx is a modular, high-performance, low-skew, general-purpose clock buffer family designed with a modular approach in mind. There are EJGGFSFOU 'BO 0VU WBSJBUJPOT UP BWBJMBCMF "MM PG UIF EFWJDFT BSF pin- compatible to each other for easy handling. All family members share the same high-performing characteristics like low additive jitter, low skew and wide operating temperature range. The CDCLVC11xx supports an asynchronous output enable control (1G) that switches the outputs into a low state when 1G Clock Distribution CDCLVD12xx/21xx Get samples and datasheets at: 无线通信? 通用定时? CDCLVD12xx/21xx 时钟缓冲器可将一个或两个可选的时钟输入（IN0、IN1）分配至4、8、12或16对差分LVDS 时钟输入（OUT0、OUT3）之中，且时钟分配的偏斜极小。这些缓冲器能接受两个时钟源进入一个输入
2010年初级经济师考试经济基础知识讲义（1） 前言 （一）初级经济师的报名条件 凡中华人民共和国公民，遵纪守法并具有高中毕业以上学历者，均可报名参加经济专业初级资格考试。 （二）报名时间与报名方法 报名时间一般为4、5月份（以当地人事考试部门公布的时间为准）。 报名方法：报考者由本人提出申请，携带有关证明材料到当地人事考试管理机构办理报名手续。党中央、国务院各部门、部队及直属单位的人员，按属地原则报名参加考试。 （三）考试科目和考试时间 1.考试科目 初级和中级经济师均2个科目：《经济基础知识》、《专业知识与实务》 初、中级《专业知识和实务》科目均分为工商管理、农业经济、商业经济、财政税收、金融、保险、运输（水路、公路、铁路、民航）、人力资源、邮电经济、房地产经济、旅游经济、建筑经济等15个专业。 2009年教材情况 整体而言，初级经济基础的内容大致变化了30滋右。第一、二部分变化较小。 第三部分货币与金融来源：https://www.doczj.com/doc/4f11500595.html, （1）第十四章货币制度与货币发行 去掉了货币职能的内容，增加了货币发行的内容（113~115页）;
(2)第十七章汇率与国际收支 去掉了国际货币体系、国际金融机构的内容，增加了影响汇率变动的主要因素、汇率决定理论、国际收支的内容(134~137页) 第四部分市场营销 (1)第十八章市场营销概述 重新叙述了企业经营观念的发展那部分内容，变化主要体现在143~144页； (2)增加第二十章消费者行为(153~159页)，删掉了原有的第二十二章品牌策略 第五部分管理学基础 (1)第二十三章管理概述 去掉了管理学及其特点、组织环境的内容 (2)第二十六章领导职能 增加了沟通的内容(200~202页) 第六部分法律 变动最大，基本上是全部修订。 初级经济基础知识试卷分析 (一)试卷题型 经济基础知识考试题型都是客观题，包括单选题和多选题，题量分布为单选题70题，每题1分，共70分；多选题35题，每题2分，共70分；试卷总题量为105题，考试满分是140分，考试时间是150分钟。 (二)合格标准 考试合格的标准每年有所浮动，但基本上是总分的60%初、中级经济基础知识和各专 业知识与实务科目试卷满分均为140分。全国2007、2008年度经济专业技术资格考试合格标准均为84分。
法律基础知识试题及答案 一、单项选择题（在每小题的四个备选答案中，选出一个正确答案，并将正确答案的序 号填在题中的括号内。每小题1分，共30分） 1. 按照制定和实施法律的主体不同，可以把法律划分为（C）。 A. 根本法和普通法 B. 一般法和特别法 C.国内法和国际法 D.实体法和程序法 2. 我国依法治国的主体是（C ）。 A. 党中央 B.国务院 C.广大人民群众 D.全国人民代表大会 3. 外国人在我国领域内，（B ）适用我国法律。 A.一律 B. 一般 C.可以 D.不能 4. 法律（A）是划分部门法的首要的、第一位标准。 A.调整的社会关系的种类 B.调整的方法 C.保障权利的途径 D.调整的机制 5. 我国第一部社会主义类型的宪法是（D ）年制定的宪法。 A.1949 B.1950 C.1952 D.1954 6. （C ）是解决民族问题的基本政策，是一项符合我国国情的基本制度。 A.民族自治制度 B.区域自治制度 C.民族区域自治制度 D.民族平等制度 7. 我国宪法规定，公民有受教育的（D ）。 A.权利 B.权力 C.义务 D.权利和义务 8. 最高人民法院是我国的最高国家审判机关，（C ）地方各级人民法院和专门人民法院 的审判工作。 A.领导 B.指导 C.监督 D.管理 9. 行政法与行政法规的关系是（C ）。 A. 行政法就是指行政法规 B. 行政法是行政法规的渊源之一 C. 行政法规是行政法的渊源之一 D. 行政法与行政法规是效力不同的两种类别的规范性文件 10. 私营企业是指企业资产属于私人所有，雇工达到（D）人以上的营利性经济组织。
A.5 B.6 C.7 D.8 11. 增值税属于(A )。 A.流转税 B.财产税 C.所得税 D.营业税 12. 我国森林法把每年（C）定为全国统一的“植树节”。 A.3月5日 B.3月11日 C.3月12日 D.3月15日 13. 刘迪，6岁，在北京幼儿园学习绘画数年，1989年夏天，某机构组织儿童绘画展, 刘迪的画被选中参展，并获得一等奖，得奖金1000元。此时刘迪父母已离异，其母张某为 刘迪的监护人，刘迪之父每月给刘迪100元抚养费。1000元奖金应归（D）所有。 A.刘母 B.刘父 C.幼儿园 D.刘迪 14. 财产所有权中最核心的是 D ）。 A.占有权 B.使用权 C.用益权 D.处分权 15. 两个或两个以上的申请人在同一种商品上以相同或相似的商标在同一天申请注册 的，商标局应当依照我国商标法的规定公告（A）的商标。 A.使用在先 B.申请在先 C.申请在先并且使用在先 D.设计在先 16. 我国继承法规定，继承人对于被继承人生前的合法债务（D）。 A.应当负责全额偿还 B.可以负责全额偿还 C.可以不负责偿还 D.应当在遗产的实际价值范围内负责清偿 17. 根据我国刑法规定，单位（B）。 A. 可以成为所有犯罪的主体 B. 只能成为法律明文规定可由单位构成的犯罪的主体 C. 不能成为任何犯罪的主体 D. 能否成为犯罪的主体由法院根据具体情况确定 18. 我国刑法规定，对于中止犯，没有造成损害的，应当免除处罚；造成损害的， （B）处罚。A.可以免除B.应当减轻C.可以减轻D.应当从轻 19. 我国刑法规定，法定最高刑为无期徒刑、死刑的，经过20年就不再追诉；如果20 年以后必须追诉的，须报请（B）批准。 A.全国人大常委会 B.最高人民检察院 C.最高人民法院 D.中共中央政法委 20. 中学生某甲，1983年4月5日生。1998年3月28日，他故意把一同学打成重伤，某甲对于他的这一行为，（A）。 A.应负刑事责任，但应当从轻或减轻处罚 B.应负刑事责任，但可以从轻或减轻处罚
时钟缓冲器基础知识 时钟是所有电子产品的基本构建块今天。用于在同步数字系统中的每个数据过渡，有一个时钟，用于控制的寄存器中。大多数系统使用晶体，频率时序发生器（FTGS ），或廉价的陶瓷谐振器来产生精确的时钟同步的系统。此外，时钟缓冲器被用来创建多个副本，乘，除时钟频率，甚至移动时钟边沿向前或向后的时间。许多时钟缓冲解决方案已经创造了超过过去几年，以解决当今高速逻辑系统所需的许多挑战。其中一些挑战包括：高工作频率和输出频率，传播延迟从输入到输出，输出到输出歪斜引脚之间，周期tocycle和长期抖动，扩频，输出驱动强度，I / O电压标准和冗余。因为钟表是最快的信号系统，通常最重的负载下，特别考虑必须在创建时钟树时发出。在这一章中，我们列出了非PLL和基于PLL的缓冲区的基本功能，并显示这些设备如何被用来解决高速逻辑设计挑战。 在当今的典型的同步设计中，通常需要多个时钟信号，以驱动各种组件。创建副本的所需数目的时钟树的构建。树开始于一个时钟源，例如振荡器或外部信号并驱动一个或多个缓冲器。缓冲器的数量通常是依赖于目标设备的数目和位置。 在过去几年里，通用逻辑组件被用来作为时钟缓冲器。这些是足够的时间，但他们做一点维持时钟的信号完整性。事实上，它们实际上是一个不利的电路。随着时钟树中的速度和时序容限降低增加，传播延迟和输出歪斜变得越来越重要。在接下来的几节中，我们讨论了旧设备，为什么他们却不足以应付当今的设计需求。与现代缓冲区相关的常见术语的定义如下。最后，我们解决了现代时钟缓冲器的属性具有和不具有PLL。经常被用作时钟源的FTG是一种特殊类型的PLL时钟缓冲器。 ◆早期的缓冲器 一种时钟缓冲器是一种装置，其输出波形随输入波形。输入信号传播通过该设备并重新驱动输出缓冲器。因此，这种装置具有与它们相关联的传播延迟。此外，由于通过每个输入输出路径上的设备的传播延迟之间的差异，将歪斜的输出之间存在。一类非PLL时钟缓冲器的一个例子是74F244 ，可从几个制造商。这些设备已经面世多年，是适用于设计中的频率分别为20MHz以下。设计师时钟和风扇出来，只会令到在电路卡上的多个同步设备。有了这些缓慢的频率和相关的上升时间，设计师们适当的利润，用以满足建立和保持时间的同步接口。然而，这些缓冲区是不是最佳的为今天的高速时钟要求。该74F244患有长传播延迟（3 ?5 ns）和长输出到输出偏斜延迟。基于非PLL时钟缓冲器在最近几年有所改善，并使用更先进的I / O设计技术来提高输出至输出偏斜。随着时钟周期越短，在时钟分配系统的不确定性或歪斜变得更加的一个因素。由于时钟用于驱动处理器和同步系统部件之间的数据传输，时钟分配系统是系统设计的一个重要组成部分。时钟分配系统的设计，不采取歪斜考虑可能会导致系统性能下降和可靠性。 ◆时钟偏差 歪斜是在指定发生在同一时间的两个信号的到达时间的变化。歪斜是由驱动装置和变异引起的电路板走线布局变化的电路板延时器的输出歪斜。由于时钟信号驱动系统的许多部件，并且因为所有这些组件应该正好在同一时间，以进行同步接收的时钟信号，在时钟信号的其目的地的到达的任何变化将直接影响系统的性能。歪斜通过改变时钟边沿的到来将直接影响系统的利润。因为在同步系统中的元素所需要的时钟信号，以在同一时间到达时，时钟偏差减小其内的信息，可以通过从一个装置到下一个循环时间。 随着系统速度的提高，时钟偏差的总周期时间的比例越来越大。当循环次数分别为50纳秒，时钟歪斜很少是设计重点。即使是歪斜的周期时间20 ％，它不会引起任何问题。作为循环次数下降到15ns少，时钟偏差，需要不断增加的设计资源的量。现在，通常情况下，这些高速系统中只能有10 ％专门用于时钟偏移的时序预算的，所以很明显，它必须减少。 有两种类型的时钟偏差的影响系统性能。时钟驱动器会导致固有偏差和所述印刷电路板
第一章市场需求、供给与均衡价格 一是消费者愿意购买，即有购买的欲望；二是消费者能够购买，即有支付能力。市场需求：在一定时间内，一定价格条件下和一定的市场上所有消费者对某种商品或服务愿意而且能够购买的数量，市场需求是消费者需求的总和。 1消费者偏好，2消费者个人收入，3产品价格，4替代品价格，5互补品价格，6预期，7其他因素。在一般情况下，需求与价格的变动成反方向变化。 场供给是所有生产者供给总和。 1产品价格，2生产成本，3生产技术，4预期，5相关产品价格，6其他因素。供给曲线：市场上商品或服务的供给量和市场价格呈正向关系变化。在我国，最高限价属于政府对市场价格的干预措施。在我国，保护价属于政府对市场价格的干预措施。由于保护价格高于均衡价格，因此会刺激生产，限制消费，导致市场过剩。保护价格只宜在少数产品上实行。需求价格弹性系数＝需求量的相对变动/价格的相对变动，价格和需求量呈相反方向变化的，价格下跌，需求量增加；需求价格弹性系数总是负数。 1需求弹性系数大于1，需求富有弹性或高弹性，2需求弹性系数等于1，叫需求单一弹性，需求弹性系数小于1，叫需求缺乏弹性或低弹性。 1替代品数量和相近程度，2商品的重要性，3商品用途的多少，4时间与需求价格弹性的大小至关重要。 收入变动的反应程度。一般商品而言，收入弹性的大小，可作为划分“高档品”和“必需品”的标准。凡是收入弹性大于1的商品，都可以称为“高档品”，小于1的则称为“必需品”，收入弹性为负值的商品称为低档物品。供给价格弹性系数＝供给量的相对变动÷价格的相对变动。由于供给规律的作用，价格的变化和供给变化总是同方向的。 1时间是决定供给弹性的首要因素，2资金有机构成不同影响供给弹性的大小，3供给弹性还受到生产周期和自然条件的影响，4投入品替代性大小和相似程度对供给弹性的影响也很大。 第二章消费者行为理论