ICS553 L OW S KEW 1 TO 4 C LOCK B UFFER
Description
The ICS553 is a low skew, single input to four output, clock buffer. Part of ICS’ ClockBlocks TM family, this is our lowest skew, small clock buffer.
See the ICS552-02 for a 1 to 8 low skew buffer. For more than 8 outputs see the MK74CBxxx Buffalo TM series of clock drivers.
ICS makes many non-PLL and PLL based low skew output devices as well as Zero Delay Buffers to synchronize clocks. Contact us for all of your clocking needs.Features
?Extremely low skew outputs (50 ps maximum)?Packaged in 8-pin SOIC
?Available in Pb (lead) free package
?Low power CMOS technology ?Operating Voltages of 2.5 to 5V
?Output Enable pin tri-states outputs
?5V tolerant input clock
?Industrial temperature
Block Diagram
Pin Assignment
Pin Descriptions
External Components
A minimum number of external components are required for proper operation. A decoupling capacitor of 0.01 μF should be connected between VDD on pin 1 and GND on pin 4, as close to the device as possible. A 33 ? series terminating resistor may be used on each clock output if the trace is longer than 1 inch.To achieve the low output skew that the ICS553 is capable of, careful attention must be paid to board layout. Essentially, all 4 outputs must have identical terminations, identical loads and identical trace
geometries. If they do not, the output skew will be degraded. For example, using a 30? series termination on one output (with 33? on the others) will cause at least 15ps of skew.
Pin Number Pin Name
Pin Type
Pin Description
1VDD Power Connect to +2.5V , +3.3V or +5.0V .
2Q0Output Clock Output 0.3Q1Output Clock Output 1.4GND Power Connect to ground.
5ICLK Input Clock Input. 5V tolerant input.6Q2Output Clock Output 2.7Q3Output Clock Output 3.
8
OE
Input
Output Enable. Tri-states outputs when low. Connect to VDD for normal operation.
Absolute Maximum Ratings
Stresses above the ratings listed below can cause permanent damage to the ICS553. These ratings, which are standard values for ICS commercially rated parts, are stress ratings only. Functional operation of the device at these or any other conditions above those indicated in the operational sections of the
specifications is not implied. Exposure to absolute maximum rating conditions for extended periods can affect product reliability. Electrical parameters are guaranteed only over the recommended operating temperature range.
Recommended Operation Conditions
DC Electrical Characteristics
VDD=2.5V ±5%, Ambient temperature -40 to +85 °C, unless stated otherwise
Item
Rating
Supply Voltage, VDD
7V
Output Enable and All Outputs -0.5V to VDD+0.5V ICLK
-0.5V to 5.5V Ambient Operating Temperature -40 to +85 °C Storage Temperature -65 to +150°C Junction Temperature 175°C Soldering Temperature
260°C
Parameter
Min.
Typ.Max.
Units
Ambient Operating Temperature
-40+85°C
Power Supply Voltage (measured in respect to GND)
+2.375
+5.25
V
Parameter
Symbol
Conditions
Min.
Typ.Max.
Units
Operating Voltage VDD 2.375 2.625V Input High Voltage, ICLK V IH Note 1VDD/2+0.5
5.5V Input Low Voltage, ICLK V IL Note 1
VDD/2-0.5V Input High Voltage, OE V IH 1.8
VDD V Input Low Voltage, OE V IL 0.7
V Output High Voltage V OH I OH = -16 mA 2
V Output Low Voltage V OL I OL = 16 mA 0.4
V Operating Supply Current IDD No load, 135 MHz 25mA Nominal Output Impedance Z O 20?
Input Capacitance C IN ICLK, OE pin
5pF Short Circuit Current
I OS
±28
mA
DC Electrical Characteristics (continued)
VDD=3.3V ±5% , Ambient temperature -40 to +85 °C, unless stated otherwise
VDD=5V ±5% , Ambient temperature -40 to +85 °C, unless stated otherwise
Notes: 1. Nominal switching threshold is VDD/2
Parameter
Symbol
Conditions
Min.
Typ.Max.
Units
Operating Voltage VDD 3.15 3.45V Input High Voltage, ICLK V IH Note 1VDD/2+0.7
5.5V Input Low Voltage, ICLK V IL Note 1
VDD/2-0.7V Input High Voltage, OE V IH 2
VDD V Input Low Voltage, OE V IL 0.8
V Output High Voltage V OH I OH = -25 mA 2.4
V Output Low Voltage
V OL I OL = 25 mA 0.4
V Output High Voltage (CMOS Level)
V OH I OH = -12 mA VDD-0.4
V
Operating Supply Current IDD No load, 135 MHz 35mA Nominal Output Impedance Z O 20?
Input Capacitance C IN ICLK, OE pin
5pF Short Circuit Current
I OS
±50
mA
Parameter
Symbol
Conditions
Min.
Typ.Max.
Units
Operating Voltage VDD 4.75 5.25V Input High Voltage, ICLK V IH Note 1VDD/2+1
5.5V Input Low Voltage, ICLK V IL Note 1
VDD/2-1V Input High Voltage, OE V IH 2
VDD V Input Low Voltage, OE V IL 0.8
V Output High Voltage V OH I OH = -35 mA 2.4
V Output Low Voltage
V OL I OL = 35 mA 0.4
V Output High Voltage (CMOS Level)
V OH I OH = -12 mA VDD-0.4
V
Operating Supply Current IDD No load, 135 MHz 45mA Nominal Output Impedance Z O 20?
Input Capacitance C IN ICLK, OE pin
5pF Short Circuit Current
I OS
±80
mA
AC Electrical Characteristics
VDD = 2.5V ±5%, Ambient Temperature -40 to +85 °C, unless stated otherwise
VDD = 3.3V ±5%, Ambient Temperature -40 to +85 °C, unless stated otherwise
VDD = 5V ±5%, Ambient Temperature -40 to +85 °C, unless stated otherwise
Notes: 1. With rail to rail input clock
2. Between any 2 outputs with equal loading.
3. Duty cycle on outputs will match incoming clock duty cycle. Consult ICS for tight duty cycle clock generators.
Thermal Characteristics
Parameter
Symbol Conditions Min.
Typ.
Max.Units
Input Frequency 0
200MHz Output Rise Time t OR 0.8 to 2.0V, C L =15pF 1.0 1.5ns Output Fall Time t OF 2.0 to 0.8V, C L =15pF
1.0 1.5ns Propagation Delay Note 1
2.2
35ns Output to output skew Note 2
Rising edges at VDD/20
50ps Device to device skew
Rising edges at VDD/2500
ps
Parameter
Symbol Conditions Min.
Typ.
Max.Units
Input Frequency 0
200MHz Output Rise Time t OR 0.8 to 2.0V, C L =15pF 0.6 1.0ns Output Fall Time t OF 2.0 to 0.8V, C L =15pF
0.6 1.0ns Propagation Delay Note 1 2.0
2.44ns Output to output skew Note 2
Rising edges at VDD/20
50ps Device to device skew
Rising edges at VDD/2500
ps
Parameter
Symbol Conditions Min.
Typ.
Max.Units
Input Frequency 0
200MHz Output Rise Time t OR 0.8 to 2.0V, C L =15pF 0.30.7ns Output Fall Time t OF 2.0 to 0.8V, C L =15pF
0.30.7ns Propagation Delay Note 1 1.8
2.54ns Output to output skew Note 2
Rising edges at VDD/20
50ps Device to device skew
Rising edges at VDD/2500
ps
Parameter
Symbol
Conditions
Min.Typ.
Max.Units
Thermal Resistance Junction to Ambient
θJA Still air 150°C/W θJA 1 m/s air flow 140°C/W θJA 3 m/s air flow
120°C/W Thermal Resistance Junction to Case
θJC
40
°C/W
Package Outline and Package Dimensions (8 pin SOIC, 150 Mil. Narrow Body)
Package dimensions are kept current with JEDEC Publication No. 95
Ordering Information
“LF” denotes Pb (lead) free package.
While the information presented herein has been checked for both accuracy and reliability, Integrated Circuit Systems (ICS)result from its use. No other circuits, patents, or licenses are implied. This product is intended for use in normal commercial applications. Any other applications such as those requiring extended temperature range, high reliability, or other extraordinary environmental requirements are not recommended without additional processing by ICS. ICS reserves the right to change any circuitry or specifications without notice. ICS does not authorize or warrant any ICS product for use in life support devices or critical medical instruments.
Part / Order Number
Marking
Shipping Packaging
Package
Temperature
ICS553MI 553MI Tubes 8-pin SOIC -40 to +85 °C ICS553MIT 553MI Tape and Reel
8-pin SOIC -40 to +85 °C ICS553MILF 553MILF Tubes 8-pin SOIC -40 to +85 °C ICS553MILFT
553MILF
Tape and Reel
8-pin SOIC
-40 to +85 °C
什么是内部时钟方式和外部时钟方式 计算机工作时，是在统一的时钟脉冲控制下一拍一拍地进行的。这个脉冲是由单片机控制器中的时序电路发出的。单片机的时序就是CPU在执行指令 时所需控制信号的时间顺序，为了保证各部件间的同步工作，单片机内部电路应在唯一的时钟信号下严格地控时序进行工作，在学习51单片机的时序之前，我们先来了解下时序相关的一些概念。既然计算机是在统一的时钟脉冲控制下工作的，那么，它的时钟脉冲是怎么来的呢？要给我们的计算机CPU提供时序，就需要相关的硬件电路，即振荡器和时钟电路。我们学习的8051单片机 内部有一个高增益反相放大器，这个反相放大器的作用就是用于构成振荡器用的，但要形成时钟，外部还需要加一些附加电路。8051单片机的时钟产生有以下两种方法： 一、内部时钟方式：利用单片机内部的振荡器，然后在引脚XTAL1（18脚）和XTAL2（19脚）两端接晶振，就构成了稳定的自激振荡器，其发出的脉冲 直接送入内部时钟电路，外接晶振时，晶振两端的电容一般选择为30PF左右；这两个电容对频率有微调的作用，晶振的频率范围可在1.2MHz-12MHz之间选择。为了减少寄生电容，更好地保证振荡器稳定、可靠地工作，振荡器和电容应尽可能安装得与单片机芯片靠近。二、外部时钟方式：此方式是利用外部振荡脉冲接入XTAL1或XTAL2。HMOS和CHMOS单片机外时钟信号接入方式不同，HMOS型单片机（例如8051）外时钟信号由XTAL2端脚注入后直接送至内部时钟电路，输入端XTAL1应接地。由于XTAL2端的逻辑电平不是TTL 的，故建议外接一个上接电阻。对于CHMOS型的单片机（例如80C51），因内部时钟发生器的信号取自反相器的输入端，故采用外部时钟源时，接线方式为外时钟信号接到XTAL1而XTAL2悬空。
4.3.12时间同步系统的要求 4.3.12.1总的要求 4.3.12.1.1 时间同步系统的构成 1）时间同步系统由一级主时钟和时钟扩展装置组成。 2）一级主时钟用于接收卫星或上游时间基准信号，并为各时间扩展装置提供时间信号。3）一级主时钟与时钟扩展装置均配置时间保持单元，保证在输入信号中断的情况下，依然不间断地提供高精度的输出信号。 4.3.12.1.2时间同步系统的布置 根据本期工程情况，将配置1面主时钟装置屏和2面时钟扩展装置屏。主时钟本体装置屏安装在集控楼内，主时钟屏配置的2台主时钟为整个时间同步系统提供2路冗余的时间基准信号输出。机组保护室和网络继电器室各设1面时钟扩展装置屏，主时钟装置与时钟扩展装置之间采用光纤连接。时间同步系统天线安装在集控楼楼顶上。 4.3.12.1.3时间同步系统的运行条件 1）电源要求 同步时钟装置（一级主时钟和二级扩展）采用两路AC220V电源供电，投标方应配置双电源自动切换装置（美国ASCO 7000系列产品）实现双电源自动切换。 2）工作环境 工作温度： -10～+55℃ 贮存温度: -40～+55℃ 湿度： 5%~95%（不结露）。 所有设备均可放置在无屏蔽、无防静电措施的机房内。 4.3.12.1.4 时间同步系统的电磁兼容性 时间同步系统在集控楼的电磁场环境下能正常工作，符合“GB/T13926-1992 工业过程测量和控制装置的电磁兼容性”中有关规定的要求，并达到Ш级及以上标准。 4.3.12.2功能要求 4.3.12.2.1 时间同步系统配置的主时钟及时间同步信号扩展装置对厂内DCS、SIS、电气控制装置及其他需要时钟同步的设备进行时间同步，并应能提供满足这些设备需要的各种时间同步信号及接口(含接口装置、通讯电缆等设备)。 4.3.12.2.2时间同步系统两台主时钟的时间信号接收单元应能独立接收GPS卫星和我国北斗卫星发送的无线时间信号作为主外部时间基准信号。当某一主时钟的时间接收单元发生故
时钟和延迟 1：周期与最高频率 图1所示电路的最小时钟周期 t CLK= Microt CO+t LOGIC+t NET+Microt SU-t CLK_SKEW 其中，t CLK_SKEW=t CD1-t CD2 ?t CLK 时钟的最小周期 ?Microt CO 寄存器固有的时钟输出延迟 ?t LOGIC 同步元件之间的组合逻辑延迟 ?t NET 线网延迟 ?Microt SU 寄存器固有的时钟建立时间 ?t CLK_SKEW 时钟偏斜 t LOGIC 图1 时钟周期的计算 公式中最小时钟周期的倒数即最高频率，用f MAX表示： f MAX=1/t CLK f MAX能综合体现设计的时序性能，是最重要的时序指标之一。 2：时钟建立时间 时钟建立时间（Clock Setup Time）常用t SU表示。想要正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好。所谓时钟建立时间就是指时钟到达前，数据和使能信号已经准备好的最小时间间隔。 图2所示电路的t SU为； t SU= Data Delay-Clock Delay+Microt SU 式中Microt SU指的是触发器内部的固有建立时间，是触发器的国有属性，典型值一般小于1ns。 图2 时钟建立时间
3：时钟保持时间 时钟保持时间（Clock Hold Time）常用t H表示。时钟的保持时间是指能保证有效时钟沿正确采样数据和使能信号在时钟沿之后的最小稳定时间。 t H= Clock Delay- Data Delay+ Microt H 式中Microt H指的是触发器内部的固有建立时间，是触发器的国有属性，典型值一般小于1ns。 图3 时钟保持时间 4：时钟输出延迟 时钟输出延迟（Clock to Output Delay）常用t CO表示。它指的是在时钟有效沿到数据有效的最大时间间隔。 t CO= Clock Delay+ Data Delay+ Microt CO 式中Microt CO也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部延迟参数，典型值一般小于1ns。 图4 时钟输出延迟 5：引脚到引脚的延迟 引脚到引脚的延迟（Pin to Pin Delay）常用t PD表示。指信号从输入管脚进来，穿过纯组合逻辑，到达输出管脚的延迟。由于FPGA的布线矩阵长度固定，所以常用最大t PD标志FPGA的速度等级。 6：Slack Slack是表示设计是否满足时序的一个称谓：正的Slack表示满足时序（时序的余量），负的Slack表示不满足时序（时序的缺量）。 Slack= Required Clock period- Actual Clock Period Slack= Slack Clock period- Microt CO+ Data Delay+ Microt SU Slack的计算方法如下图
#include
时钟同步系统施工方案
施工方案审批表 审核单位：审核意见：审核人： 日期：监理单位：监理意见：监理人： 日期：批准单位：审批意见：审批人： 日期：
目录 一、施工方案综述............................................................................................... - 3 - 二、工程概况及特点........................................................................................... - 4 - 三、施工步骤....................................................................................................... - 5 - 四、风险分析..................................................................................................... - 14 - 五、生产安全及文明施工................................................................................. - 14 - 一、施工方案综述 根据中韩（武汉）石油化工有限公司PLC系统的改造技术要求和我公司对改造要求的理解来编制施工方案。
Protues 图 ;程序清单： ;设置变量缓冲区 SEC EQU 30H MIN EQU 31H HOUR EQU 32H DAY EQU 33H MON EQU 34H YEAR EQU 35H ;************************************************************************* ORG 0000H LJMP MAIN ORG 000BH LJMP INT_T0 ORG 0030H MAIN: LCALL CHUSHI MOV TMOD,#01H MOV TH0,#4CH MOV TL0,#00H MOV IE,#82H SETB TR0 ;开启定时器T0 MOV 50h,#00H ;启用定时器T0的初始值 MOV 37H,#0 ;显示日期和时间的标志
MOV 38H,#0 ;12进制和24进制的标志 MOV 39H,#23 ;默认时间为24进制 CLR F0 ;日历定时0和1的标志 LOOP: MOV A,37H JZ SHIJIAN MOV R1,#33H LJMP BEGIN1 SHIJIAN:MOV R1,#30H ;初始化显示 BEGIN1: MOV A,38H JZ JZ24 MOV 39H,#11 LJMP BEGIN2 JZ24: M OV 39H,#23 BEGIN2: LCALL DISPLAY LCALL KEY ;扫描键盘 CJNE A,#05H,DINGS ;判断键值是否为5号键 LCALL DY1MS ;若是，则实现调整LCALL TIAOT LCALL TIAOT LCALL DISPLAY LJMP DOWN DINGS: CJNE A,#06H,QIEH ;判断键值是否为6号键，定时 LCALL DY1MS ;若是，则实现调整 CPL F0 JNB F0,DI0 ;F0=0,定时器0 LCALL DISHI1 ;F0=1,定时器1 LCALL DISPLAY LJMP DOWN DI0: LCALL DISHI0 LCALL DISPLAY LJMP DOWN QIEH: CJNE A,#07H,BIANH ;判断键值是否为7号键，切换 LCALL DY1MS ;若是，则切换显示,年月日与时分秒切换 LCALL DISPLAY MOV A,37H CPL A MOV 37H,A LJMP DOWN BIANH: CJNE A,#08H,DOWN ;判断是否为八号键，变换进制 LCALL DY1MS LCALL DISPLAY MOV A,38H CPL A MOV 38H,A DOWN: LJMP loop
第十六章CCO 时钟输出 作为STM8S207 的一个特别功能，时钟输出功能CCO 是可配置的时钟输出功能。使用CCO 可以在CCO 引脚上输出指定的时钟。 16.1 CCO 简介 可配置的时钟输出功能使用户可在外部引脚CCO 上输出指定的时钟。用户可选择下面6 种时钟信号之一作为CCO 的时钟： f_HSE f_HSI f_HSIDIV f_LSI f_master f_cpu 16.2 可配置时钟输出寄存器CLK_CCOR CCOBSY：可配置时钟输出忙。由硬件置位或清除，用于指示所选的CCO 时钟源正处于切换状态或者稳定状态。当CCOBSY 为1 时，CCOSEL 位将被写保护。CCOBSY 保存为1 直至CCO 时钟被使能。 0：CCO 时钟闲 1：CCO 时钟忙 CCORDY：可配置时钟输出准备就绪。由硬件置位或清除，用于指示CCO 时钟的状态0：CCO 时钟可用 1：CCO 时钟不可用 CCOSEL：可配置时钟输出源选择。当CCOBSY=1 时，该位被写保护 0000：f_HSIDIV 0001：f_LSI 0010：f_HSE 0011：Reserved 0100：f_cpu 0101：f_cpu/2 0110：f_cpu/4 0111：f_cpu/8 1000：f_cpu/16 1001：f_cpu/32 1010：f_cpu/64 1011：f_HSI 1100：f_master 1101：f_cpu 1110：f_cpu
1111：f_cpu CCOEN：可配置时钟输出使能 0：禁止CCO 时钟输出 1：使能CCO 时钟输出 16.3 关于CCO 的说明 用户需为指定的IO 引脚PE0 选择期望输出的时钟。此IO 口必须通过配置寄存器PE_CR1 对应的位为1 来设置为上拉输入或推挽输出模式。 一旦可配置时钟输出寄存器CLK_CCOR 的位CCOEN=1，就开始输入所选定的时钟信号。 如果CCOBSY 为1，则表明可配置时钟输出系统正在工作。只要CCOBSY 为1，CCOSEL 位就会被写保护。 如果需要，CCO 可自动激活目标振荡器。当所选时钟就绪时，CCORDY 被置位。 用户可通过清除CCOEN 位来禁用时钟输出功能。CCOBSY 位和CCORDY 位都将保持为1 直到禁用操作结束。从清除CCOEN 位到这两个标志位被复位之间的时间可能会很长，例如当所选的输出时钟相对于fCPU 频率很低时。 16.4 CCO 模块基础应用实例 本节通过一个简单实例，说明CCO 模块的使用和编程方法。 由于时钟频率都较高，所以为了验证实验的正确性，这里采用了蜂鸣器作为验证效果。由于人耳听到的频率在20KHz 范围内，所以为了便于验证，尽量把CCP 的频率降低。实验中采用了HIS 经过HSI8 分频后作为f_master，因此f_maser = 2MHz，再经过16 分频后CPU 的频率为125KHz。最后CCO 采用64 分频后输出的频率约等于2KHz，在人耳的敏感区。验证的时候把PE0 引脚和PD4 引脚短接就OK 了。 程序代码 #include "iostm8s207rb.h" int main( void ) { PE_CR1_C10 = 1; //推挽输出或者上拉输入 //CLK_CKDIVR = 0x1C; CLK_CKDIVR_HSIDIV = 3; CLK_CKDIVR_CPUDIV = 4; //CPU 16分频 //f_cpu = 16M/8/16 = 125KHz CLK_CCOR_CCOSEL = 0x0A; //CCO 输出f_cpu/64 = 1.95KHz CLK_CCOR_CCOEN = 1; //使能CCO输出 while(1); } 使用万用表测到频率为1.9KHz，用导线把PE0 和PD4 口连接在一起就可以听到蜂鸣器的声音。
Support of SDC Timing Constraints 1. Clock（时钟）： create_clock命令为任何register, port或pin进行时钟特性描述，使其具有独一的时钟特性。 create_clock-period
河北科技大学硕士学位研究生 2014——2015学年第1学期 《操作系统与驱动开发》课程期末考试试卷 学院信息学院专业电路与系统姓名程莉学号 2201414007 题号一二三四五六总分 得分 一．单项选择题（每小题1分，共10分） 1.操作系统的 D 管理部分负责对进程进行调度。 A.主存储器 B.控制器 C.运算器 D.处理机 2.分时操作系统通常采用 B 策略为用户服务。 A.可靠性和灵活性 B.时间片轮转 C.时间片加权分配 D.短作业优先 3.很好地解决了“零头”问题的存储管理方法是 A 。 A 页式存储管理 B 段式存储管理 C 多重分区管理 D 可变式分区管理 4.用WAIT、SIGNAL操作管理临界区时，信号量的初值应定义为 B 。 A.-1 B.0 C.1 D.任意值 5.在进程管理中，当 C 时，进程从阻塞状态变为就绪状态。 A.进程被进程调度程序选中 B.等待某一事件 C.等待的事件发生 D.时间片用完 6.某系统中有3个并发进程，都需要同类资源4个，试问该系统不会发生死锁的最少资源数 B 。 A.9 B.10 C.11 D.12 7.虚拟存储器管理系统的基础是程序的 B 理论。 A.全局性 B.局部性 C. 动态性 D.虚拟性 8.从用户的角度看，引入文件系统的主要目的是 D A.实现虚拟存储 B.保存系统文档
C.保存用户和系统文档 D.实现对文件的按名存取 9.操作系统中采用多道程序设计技术提高CPU和外部设备的 A A.利用率 B.可靠性 C.稳定性 D.兼容性 10.缓冲技术中缓冲池在 C 中。 A．主存 B. 外存 C. ROM D. 时间片轮转 二．填空（每空0.5分，共15分）。 11.进程存在的唯一标志是PCB 。 12.通常进程实体是由程序块、进程控制块和数据块三部分组成。 13.磁盘访问时间由寻道时间、旋转延迟时间和传输时间组成。 14.作业调度是从后备作业队列中选一些作业，为它们分配资源，并为它们创建进程。 15.文件的物理组织有顺序、链接和索引。 16.若一个进程已经进入临界区，则其它欲要进入临界区的进程必须___等待____。 17.信号量的物理意义是，当信号量值大于零时其值表示可分配资源的个数；当信号 量值小于零时,其绝对值表示等待使用该资源的进程的个数。 18.静态重定位在程序装入时进行； 而动态重定位在程序运行时进行。 19.分区管理中采用“最佳适应”分配算法时，宜把空闲区按长度递增次序登记在空闲 区表中。 20.所谓系统调用，就是用户在程序中调用操作系统所提供的一些子功能。 21.把逻辑地址映射为物理地址的工作称为地址映射。 22.设备管理中采用的数据结构有设备控制表、控制器控制表、通道控制表、 系统设备表等四种。 23.从资源管理（分配）的角度，I/O设备可分为独占设备、共享设备和虚 拟设备三种。 24.设备与控制器之间的接口信号主要包括数据、状态和控制。 25.DMA控制器由三部分组成，分别为主机与DMA控制器的接口、 DMA控制器与块设备的接 口和 I/O控制逻辑。 三．名词解释（每小题2.5分，共10分）。 26.虚拟存储器 答：虚拟存储器是指在具有层次结构存储器的计算机系统中，自动实现部分装入和部分替换功能，能从逻辑上为用户提供一个比物理贮存容量大得多，可寻址的“主存储器”。
什么是PLL 2007-01-18 16:53 1580人阅读评论(0) 收藏举报PLL 是Phase-Locked Loop（锁相环）的缩写。 什么是锁相环？锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。或者说，对于接收 到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。 由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号 中的时钟信号具有一定的相差，所以很形象地称其为锁相器。 而一般情形下，这种锁相环的三个组成部分和相应的运作机理是： 1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度； 2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器 内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能； 3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通 滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。 从上可以看出，大致有如下框图： ┌─────┐┌─────┐┌───────┐ →─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→ └──┬──┘└─────┘└───────┘│ ↑↓ └──────────────────────────┘ 可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop） 锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波 也可以用于恢复基带信号时钟。
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什么是时间？ 时间是一个较为抽象的概念，爱因斯坦在相对论中提出：不能把时间、空间、物质三者分开解释，"时"是对物质运动过程的描述，"间"是指人为的划分。时间是思维对物质运动过程的分割、划分。 在相对论中，时间与空间一起组成四维时空，构成宇宙的基本结构。时间与空间都不是绝对的，观察者在不同的相对速度或不同时空结构的测量点，所测量到时间的流逝是不同的。广义相对论预测质量产生的重力场将造成扭曲的时空结构，并且在大质量（例如：黑洞）附近的时钟之时间流逝比在距离大质量较远的地方的时钟之时间流逝要慢。现有的仪器已经证实了这些相对论关于时间所做精确的预测，并且其成果已经应用于全球定位系统。另外，狭义相对论中有“时间膨胀”效应：在观察者看来，一个具有相对运动的时钟之时间流逝比自己参考系的（静止的）时钟之时间流逝慢。 就今天的物理理论来说时间是连续的，不间断的，也没有量子特性。但一些至今还没有被证实的，试图将相对论与量子力学结合起来的理论，如量子重力理论，弦理论，M理论，预言时间是间断的，有量子特性的。一些理论猜测普朗克时间可能是时间的最小单位。
什么是时间？ 根据斯蒂芬·威廉·霍金（Stephen William Hawking）所解出广义相对论中的爱因斯坦方程式，显示宇宙的时间是有一个起始点，由大霹雳（或称大爆炸）开始的，在此之前的时间是毫无意义的。而物质与时空必须一起并存，没有物质存在，时间也无意义。
卫星时钟系统为什么含有精确的时间信息？ 地球本身是一个不规则的圆，加上地球自转和公转的误差，如果仅仅依靠经度、纬度、海拔高度三个参数来定位的偏差会很大，所以 引入了一个时间参数，每个卫星都内置了一个高稳定度的原子钟！
微机原理及应用课程设计任务书 20 xx －20 xx 学年第 x 学期第 xx 周－ xx 周 题目实时日历时钟显示系统的设计 内容及要求 内容：实时日历时钟显示系统 要求：设计一个实时日历时钟显示系统的程序。用“年/月/日”，“时：分：秒”（都是两位）的形式连续显示系统时间 进度安排 课程设计内容时间分配 方案论证1天 分析、设计、调试、运行3天 检查、整理、写设计报告、小结1天 合计5天 学生姓名： xx 指导时间： xxxx 指导地点： xxxx 任务下达任务完成 考核方式 1.评阅√ 2.答辩√ 3.实际操作□ 4.其它□指导教师系（部）主任 注：1、此表一组一表二份，课程设计小组组长一份；任课教师授课时自带一份备查。 2、课程设计结束后与“课程设计小结”、“学生成绩单”一并交院教务存档。
此次微机原理课程设计要求设计一个实时日历时钟显示系统。 本程序利用DOS中断2AH号功能调用取系统年月日,再逐个显示各数据,利用2CH号功能调用取系统时间，逐个显示各数据。用“时：分：秒”（都是两位）的形式连续显示系统时间，并利用计算机提供的软件调试工具对所编写程序进行调试，记录下整个调试分析的过程与运行结果。 任务安排： 主程序： xx：主体程序和流程设计 xx：日历调用显示系统 xx：时间调用显示系统 子程序： xx：显示两位数字的子程序
一、课程名称 (2) 二、课程内容及要求 (2) 三、小组组成 (2) 四、设计思路 (3) 五、程序流程图及介绍 (4) 六、调试 (5) 七、总结 (7) 八、参考资料 (9) 附录 (9)
一、课程名称：实时日历时钟显示系统的设计 二、课程内容及要求 课程内容：实时日历时钟显示系统 要求：设计一个实时日历时钟显示系统的程序。用“年/月/日”，“时：分：秒”（都是两位）的形式连续显示系统时间 三、小组组成： 成员： xx， xx， xx， xx 任务安排： 主程序： xx：主体程序和流程设计 xx：日历系统 xx：时间系统 子程序： xx：显示两位数字的子程序
时序分析中建立时间，保持时间，时钟到输出，PIN到PIN延时的说明 Clock Setup Time (tsu) 要想正确采样数据，就必须使数据和使能信号在有效时钟沿到达前就准备好，所谓时钟建立时间就是指时钟到达前，数据和使能已经准备好的最小时间间隔。如下图所示： 这里定义Setup时间是站在同步时序整个路径上的，需要区别的是另一个概念Micro tsu。Micro tsu指的是一个触发器内部的建立时间，它是触发器的固有属性，一般典型值小于1~2ns。在Xilinx等的时序概念中，称Altera的Micro tsu为setup时间，用Tsetup表示，请大家区分一下。回到Altera的时序概念，Altera的tsu定义如下：tsu = Data Delay – Clock Delay + Micro tsu Clock Hold Time （tH）时钟保持时间是只能保证有效时钟沿正确采用的数据和使能信号的最小稳定时间。其定义如下图所示： tH示意图 定义的公式为：tH= Clock Delay – Data Delay + Micro tH 注：其中Micro tH是指寄存器内部的固有保持时间，同样是寄存器的一个固有参数，典型
值小于1～2ns。 Clock-to-Output Delay（tco）这个时间指的是当时钟有效沿变化后，将数据推倒同步时序路径的输出端的最小时间间隔。如下图所示： tco示意图 其中Micor tco也是一个寄存器的固有属性，指的是寄存器相应时钟有效沿，将数据送到输出端口的内部时间参数。它与Xilinx的时序定义中，有一个概念叫T cko是同一个概念。 Pin to Pin Delay （tpd）tpd指输入管脚通过纯组合逻辑到达输出管脚这段路径的延时，特别需要说明的是，要求输入到输出之间只有组合逻辑，才是tpd延时。 Slack是表示设计是否满足时序的一个称谓，正的slack表示满足时序（时序的余量），负的slack表示不满足时序（时序的欠缺量）。slack的定义和图形如下图所示。 Slack = Required clock period – Actual clock period Slack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU) Clock Skew指一个同源时钟到达两个不同的寄存器时钟端的时间偏移，如下图所示。
全国2012年4月高等教育自学考试 操作系统概论试题 课程代码：02323 一、单项选择题(本大题共20小题，每小题1分，共20分) 在每小题列出的四个备选项中只有一个选项是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 1．操作员接口是操作系统为用户提供的使用计算机系统的手段之一，该接口是指（A ）A．一组操作控制命令B．一组系统调用程序 C．一条访管指令D．一条I／O指令 2．在一个能提供多个用户同时直接输入、调试和运行自己程序的计算机系统中应配置（ B ） A．批处理操作系统B．分时操作系统 C．实时操作系统D．嵌入式操作系统 3．多道程序系统指的是（ D ） A．在实时系统中同时运行多个程序 B．同一时刻在一个处理器上运行多个程序 C．在网络系统中同时运行多个程序 D．在一个处理器上并发运行多个程序 4．进程有若干属性，它们是（ D ） A．进程是静态的、有多种状态；多个进程可以对应于相同的程序 B．进程是动态的、只有一种状态；多个进程可以对应于相同的程序 C．进程是动态的、有多种状态；多个进程不可以对应于相同的程序 D．进程是动态的、有多种状态；多个进程可以对应于相同的程序 5．控制进程的原语中，创建原语的功能是（ B ） A．分配工作区、建立进程控制块、置进程为运行态 B．分配工作区、建立进程控制块、置进程为就绪态 C．分配工作区、建立进程控制块、置进程为等待态 D．分配工作区、建立进程控制块、置进程为挂起态 6．操作系统会按若干原因选择进程运行，不是 ．．立即进入操作系统进行进程选择的情况是（ D ） 江苏畜牧兽医职业技术学院专接本（苏大）内部资料
目录 1题目设计的要求 (1) 2 系统硬件设计 (1) 2.1设计原理 (1) 2.2器件的功能与作用 (1) 2.2.1 MCS51单片机AT89C51 (1) 2.2.2 串行时钟日历片DS1302 (2) 2.2.3 液晶显示LCD1602 (3) 3 系统软件设计 (4) 3.1程序流程 (4) 3.2程序代码 (5) 4 系统仿真调试 (12) 4.1仿真原理图设计 (12) 4.2仿真运行过程 (12) 4.3仿真运行结果 (13) 5 总结 (13) 6 参考文献 (13)
1题目设计的要求 通过串行日历时钟芯片DS1302生成当前日期和是时间，通过IO口传输到AT89c52芯片中，然后再将AT89c52接收到的数据输出到LCD上。要求LCD上显示的日期和时间与当前系统时间保持一致。 2 系统硬件设计 2.1 设计原理 图3.1 电路原理图 2.2 器件的功能与作用 2.2.1 MCS51单片机AT89C51 XX AT89C51是一种带4K字节FLASH存储器（FPEROM—Flash Programmable and Erasable Read Only Memory）的低电压、高性能CMOS 8位微处理器，俗称单片机。AT89C2051是一种带2K字节闪存可编程可擦除只读存储器的单片机。单片机的可擦除只读存储器可以反复擦除1000次。该器件
采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。 由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器。 AT89C51单片机为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。 2.2.2 串行时钟日历片DS1302 系统的组成与工作原理: 系统由单片机AT89C52，串行日历时钟片DS1302,液晶显示模组LCD1602。 DS1302的CLOCK与AT89C52的P1.6相连，RST与P1.5相连，IO与P1.7相连。 LCD1602的D0~D7与AT89C51的P0.0~P.7相连，并接上拉电阻，RS与P2.0相连，RW与P2.1相连，E与P2.2相连。 DS1302是DALLAS公司拖出的涓流充电时钟芯片，内含有一个实时时钟/日历和31个季节静态RAM，通过简单地串行接口与单片机进行通信，实时时钟/日历电路提供秒、分、时、日、日期、月、年的信息，每月的天数和闰年的天数可自动调整，时钟操作可通过AM/PM指示决定采用24小时或12小时格式，DS1302与单片机之间能简单地采用同步串行方式进行通信，仅需用到RES复位、I/O 数据线、SCLK串行时钟3个口线。对时钟、RAM的读/写，可以改用单字节方式或多达31个字节的字符组方式。DS1302工作时功耗很低，保持数据和时钟信息是功率小于1mW。DS1302广泛应用于电话传真、便携式仪器及电池供电的仪器仪表等产品领域中。 RT-1602 字符型液晶模块是以两行16个子的5*7点阵吐信来显示字符的液晶显示器。 DS1302有8个引脚： X1、X2：32.768kHz晶振介入引脚。 GND：地。 RST：复位引脚，低电平有效。 I/O：数据输入/输出引脚，具有三态功能。 SCLK：串行时钟输入引脚。 Vcc1：工作电源引脚。 Vcc2：备用电源引脚。 DS1302有一个控制寄存器，12个日历，时钟寄存器和31个RAM。 控制寄存器 控制寄存器用于存放DS1302的控制命令字，DS1302的RST引脚回到高电平后写入的第一个字就为控制命令。它用于对DS1302读写过程进行控制，它的格式如下：
内部时钟源 1、内部时钟源结构介绍 该单片机的内部时钟源模块(ICS,The internal clock source)是比较有特色的，除了一般单片机所具有的外部时钟配置（时钟或低成本晶体振荡器）、可编程内部时钟参考（32kHz）之外，还有一个锁频环(FLL, frequency-locked loop)，锁频环的输入信号可以来自外部，也可以来自内部参考，锁频环的输出与外部时钟和内部参考时钟三者之一通过一个可编程分频器(BDIV , reduced bus divider)最终得到内部时钟源模块的最主要输出ICSOUT，总线时钟为ICSOUT的二分频。时钟源模块内部结构以及输出时钟的应用情况参考图1和图2。
对时钟源模块的控制与配置离不开特殊功能寄存器，需要用到的寄存器中的一些位（bits）在图中也已经标出来了，通过这些控制位的选择，时钟模块的输出可以来自外部、内部参考或者锁频环的输出。即使时钟源的输出不经过锁频环FLL，锁频环既可以使能，也可以关闭（省电），种种情况归纳起来，时钟源模块有7种工作模式： FEI：FLL engaged internal mode； FEE：FLL engaged external mode； FBI：FLL bypassed internal mode； FBILP：FLL bypassed internal low power mode； FBE：FLL bypassed external mode FBELP：FLL bypassed external low power mode stop： 这7种工作模式中，前两个字母FE或者FB表示最终ICSOUT是否来自于锁频环，FE表示是，而FB表示FLL被跳过去了，ICSOUT可能来自外部也可能来自内部参考，取决于第三个字母是I（内部）还是E（外部）。有的模式中包含LP表示低功耗，也就是带LP的模式下锁频环被禁止，此时可以给BDC模块供电的，来自于FLL二分频输出的ICSLCLK不再存在。 2、内部时钟源控制寄存器介绍 对内部时钟源的控制与配置是通过2个控制寄存器、一个内部参考时钟调节寄存器以及一个状态与控制寄存器来实现的，对这些控制位的定义建议参考上述内部时钟源结构图。 1 (ICSC1) 内部时钟源控制寄存器
GPS 时钟系统(GPS 同步时钟技术方案 技术分类:通信 | 2010-11-08 维库 在电力系统、 CDMA2000、 DVB 、 DMB 等系统中 , 高精度的 GPS 时钟系统(GPS 同步时钟对维持系统正常运转有至关重要的意义。 那如何利用 GPS OEM来进行二次开发 , 产生高精度时钟发生器是一个研究的热点问题。如在 DVB-T 单频网 (SFN中 , 对于时间同步的要求 , 同步精度达到几十个 ns, 对于这样高精度高稳定性的系统 , 如何进行商业级设计 ? 一、引言 在电力系统的许多领域,诸如时间顺序记录、继电保护、故障测距、电能计费、实时信息采集等等都需要有一个统一的、高精度的时间基准。利用 GPS 卫星信号进行对时是常用的方法之一。 目前, 市场上各种类型的 GPS-OEM 板很多, 价格适中, 具有实用化的条件。利用 GPS-OEM 板进行二次开发,可以精确获得 GPS 时间信息的 GPS时钟系统 (GPS 同步时钟。本文就是以加拿大马可尼公司生产的 SUPERSTAR GPS OEM板为例介绍如何开发应用于电力系统的的 GPS 时钟系统(GPS 同步时钟。 二、 GPS 授时模块 GPS 时钟系统 (GPS 同步时钟采用 SUPERSTAR GPS OEM 板作为 GPS 接受模块, SUPERSTAR GPS OEM 板为并行 12跟踪通道,全视野 GPS 接受模块。 OEM 板具有可充电锂电池。 L1频率为 1575.42MHz ,提供伪距及载波相位观测值的输出和 1PPS (1 PULSE PER SECOND脉冲输出。 OEM 板提供两个输入输出串行口,一个用作主通信口,可通过此串行口对 OEM 板进行设置,也可从此串口读取国际标准时间、日期、所处方位等信息。另一个串行口用于 RTCM 格式的差分数据的输出,当无差分信号或仅用于 GPS 授时,此串行口可不用。 1PPS 脉冲是标准的 TTL 逻辑
目录 1.题目设计要求 (1) 2.开发平台简介 (1) 3.系统硬件设计 (2) 3.1设计原理 (2) 3.2器件的功能与作用 (2) 3.2.1 MCS51单片机AT89C51 (2) 3.2.2复位电路 (3) 3.2.3晶振电路 (4) 3.2.4 DS1302时钟模块 (4) 3.2.5 引脚功能及结构 (4) 3.2.6 DS1302的控制字节 (5) 3.2.7 数据输入输出(I/O) (5) 3.2.8 DS1302的寄存器 (6) 3.2.9 液晶显示LCD1602 (6) 3.2.10 串行时钟日历片DS1302 (8) 4.系统软件设计 (10) 4.1程序流程 (10) 4.2程序代码 (10) 5.系统仿真调试 (20) 5.1仿真原理图设计 (20) 5.2仿真运行过程 (21) 5.3仿真运行结果 (21) 6.总结 (21) 7.参考文献 (22)
1.题目设计要求 通过串行日历时钟芯片DS1302生成当前日期和是时间，通过IO口传输到AT89c52芯片中，然后再将AT89c52接收到的数据输出到LCD上。要求LCD上显示的日期和时间与当前系统时间保持一致。 2.开发平台简介 2.1系统仿真平台Proteus Proteus软件是由英国Labcenter Electronics公司开发的EDA工具软件，已有近20年的历史，在全球得到了广泛应用。Proteus软件的功能强大，它集电路设计、制版及仿真等多种功能于一身，不仅能够对电工、电子技术学科涉及的电路进行设计，还能够对微处理器进行设计和仿真，并且功能齐全，界面多彩。和我们手头其他的电路设计仿真软件，他最大的不同即它的功能不是单一的。另外，它独特的单片机仿真功能是任何其他仿真软件都不具备的。 2.2软件开发平台Keil C Keil C51是美国Keil Software公司出品的51系列兼容单片机C语言软件开发系统，与汇编相比，C语言在功能上、结构性、可读性、可维护性上有明显的优势，因而易学易用。Keil提供了包括C编译器、宏汇编、连接器、库管理和一个功能强大的仿真调试器等在内的完整开发方案，通过一个集成开发环境（uVision）将这些部分组合在一起。Keil C51生成的目标代码效率之高，多数语句生成的汇编代码很紧凑，容易理解。在开发大型软件时更能体现高级语言的优势。
1时钟供电组成 时钟电路主要由时钟发生器（时钟芯片）、、、和等组成。 ● 时钟芯片时钟芯片主要有S. Winbond、 PhaseLink. C-Medi a、IC. IMI等几个品牌，主板上见得最多的是ICS和Winbond两种，如图6-1、图6-2所示。 ● 晶振 时钟芯片通常使用的晶振，如图6-3所示。 晶振与组成一个谐振回路，从晶振的两脚之问产生的输入到时钟芯片，如图6-4所示。 判断品振是否工作，可以用测量晶振两脚分别对地是否有（以上），这是晶振工作的前提条件，再用示波器测量晶振任意一脚是否有与标称频率相同的振荡正弦波输出（这是最准确的方法）。在没有示波器的情况下，可以直接更换新的晶振和谐振电容，用替换法来排除故障。 2 时钟电路工作原理 时钟电路的1=作原理图，如图6-5所示。 时钟芯片有电压输入后（有的时钟芯片还有一组电压），再有一个好信号，表示主板各部位所有的供电止常，于是时钟芯片开始工作。 晶振两脚产生的基本频率输入到时钟芯片内部的，从振荡器出来的基本频率经过“频率扩展锁相网路”进行频率扩展后输入到各个，
最后得到不同频率的时钟输出。 初始默认输出频率由频率选择锁存器输入引脚FS（4:0）设置，之后可以通过IIC总线再进行设置。 多数时钟芯片都支持IIC总线控制，通过一根双向的数据线（SD ATA）和一根时钟线（ SCLK）对芯片的时钟输出频率进行设置。 图6-5中： 48MHz USB与48MHz DOT为固定48MHz时钟输出；3V66（3：1）共3组为的66MHz时钟输出： CPUCLKT （2:0）共3组为CPU时钟输出；CPUCLKC （2:0）共3组为CPU时钟输出，与CPUCLKT互为；CLK （6:0）共7组为 33MHz 的PCI时钟输出，输出到PCI插槽，有多少个PCI插槽就使用多少组。 主板的时钟分布如图6-6所示，内存总线时钟由北桥供给，部分主板电路设计有独立的内存时钟发生器，如图中虚线所示。 外频进入CPU后，乘以CPU的就是CPU实际的运行频率。例如外频是200MHz，CPU的倍频是14，那么CPU的实际运行频率是：200MHz ×14=。前端总线的频率是外频的整倍数。例如外频足133MHz，CPU 需要使用的前端总线频率是533MHz，那么就必须将133MHz外频4倍扩展，即133MHz×4=532MHz≈533MHz。 3 时钟电路故障检测 时钟电路故障通常足：全部无时钟，部分无时钟，时钟信号幅值（最高点电压）偏低。 其表现是开机无显示或不能开机。 诊断卡只能诊断PCI插槽或插槽有无时钟信号，并不代表主板其他部分的时钟就正常。最好使用示波器测量各个插槽的时钟输入脚或时钟芯片的各个时钟输出脚，看其频率和幅值是否符合，这是最准确的方法。 现在的CPU外频都已达到200MHz或更高，所以要测量CPU外频，要求示波器的带宽应在200MHz以上。