PCB与信号完整性分析基础
目录
前言Array信号完整性（Signal Itegrity）概念
信号完整性（Signal Itegrity）原理
信号完整性仿真技术
信号完整性工程设计应用
高速系统带来的挑战
Digital Clock Frequencies are Increasing: doubling every 2 years!
All noise effects increase as rise times decrease and clock frequencies increase
现在的设计有成百上千的高速信号。
各种工艺、器件和信号类型有不同的信号质量要求：
3.3V 器件由不同于5V器件的噪声裕量
时钟信号由不同于总线的时序要求
PCI总线由不同于ISA总线的过冲限制
印制板上的互连线对信号有明显的影响，必须加以分析。
没有任何一种设计指南完全覆盖现在的所有设计。
对标准设计指南的强制应用，必将造成过头的设计，增加了制造成本和
复杂程度。
关键信号和总线必须基于实际情况加以设计和分析。
现实世界的现状
信号完整性设计工程就是解决以上问题
50 MHz
NO
5MHz 20MHz 随着系统速度的提高问题将更加复杂
何时判断是否高速设计
今天电子设计师们正在从事100MHz 以上的电路设计，总线的工作
频率也已经达到或者超过50MHz，有的甚至超过100MHz。这类型
的电子系统要求高速、高效、高度集成且具备高可靠性，这是一个
新的领域，称为高速系统设计（HssD，High Speed Ｓystem Design)。
高速电路有两个方面的含义：一是频率高，通常认为如果数字逻辑
电路设计的频率达到或者超过45MHz~50MHz，而且工作在这个频
率的电路已经占整个电子系统一定的份量（例如三分之一），则称
为高速电路设计。另外一个含义是指数字信号的上升与下降（或称
信号的跳变）非常之快，当信号的上升时间小于6倍（一说4倍）信号传输延时（电长度）时即认为信号是高速信号，而与信号的频率无关。
SI：新概念，旧方法
SI应用的是传统的传输线、电磁学等理论，以及复杂的算法，解决以下几个方面的问题：
*反射；*串扰；
*过冲、振铃、地弹、多次跨越逻辑电平错误；
*阻抗控制和匹配
*EMC； *热稳定性；
*时序分析 *芯片封装设计；.............
必须注意，信号完整性设计不仅是PCB上如何走线，它是一个逻辑的、机械的和电气的元素的有机整体，信号完整性工程师要具有"系统的概念"。
信号完整性分析作用
提高系统性能、可靠性与稳定性
优化验证，减少投板次数
减少与简化，有效降低成本
缩短开发周期
提高产品竞争力
解决高速系统设计（HSSD）的唯一有效途径
目录
前言
信号完整性（Signal Integrity）原理
信号完整性仿真技术
信号完整性工程设计应用
信号完整性（SI）定义
SI（SIGNAL INTEGRITY），即信号完整性，是近几年发展起来的新技术。
SI解决的是信号传输过程中的质量问题，尤其是在高速领域，数字
信号的传输不能只考虑逻辑上的实现，物理实现中数字器件开关行
为的模拟效果往往成为设计成败的关键。
信号完整性问题分类
传输延时（Propagation Delay）
信号失真（反射、振铃、损耗、散射）
串扰（Crosstalk）
电源/地弹（Ground Bounce）
EMC
目录
前言
信号完整性（Signal Itegrity）概念
信号完整性（Signal Itegrity）原理
信号完整性仿真技术
信号完整性工程设计应用
为什么用传输线进行SI分析
PCB板上的信号传输速率越来越高，PCB走线已经表现出传输线的性质，在集总电路中视为短路线的连线上，在同一时刻的不同位置的电流电压已经不同，所以不能再用集总参数来表示，必须采用分布参数传输线理论来处理。传输线的模型可以表示如下图：
图一：单根传输线模型
单根传输线的分析方法
对于（图一）传输线的性质可以用电报方程来表达,电报方程如下： dU/dz = ( R + jwL) I dI/dz = ( G +jwC) U
电报方程的解为：
U=Ae rz+Be?rz
I=Ae rz/Zo?Be?rz/Zo
通解中的
为传播常数
r=(R+jwL)(G+jwC)
为特征阻抗
Zo=(R+jwL)+(G+jwC)
由于R, G 远小于 jwL、jwC，所以通常所说的阻抗是指：
Zo=L/C
从通解中可以看到传输线上的任意一点的电压和电流都是入射波和反射波的叠加，传输因此传输线上任意一点的输入阻抗值都是时间、位置、终端匹配的函数，再使用输入阻抗来研究传输线已经失去意义了，所以引入了特征阻抗、行波系数、反射系数的概
念描述传输线。
特征阻抗的物理意义就是：入射波的电压和入射波的电流的比值
，或反射波的电压和反射波电流的比值。
电磁波在介质的中的传输速度只与介质的介电常数或等效介电常
数有关。
FR4带状线的典型传输速度为180ps/inch
单根传输线的分析方法（续）
耦合传输线分析
由于信号之间存在耦合，就引出了有效特征阻抗的概念：
若传输线加相反激励，则有效特征阻抗为：Zo= Z(1－K)，即奇模阻抗；若传输线加相同激励，则有效特征阻抗为：Ze= Z(1＋K)，即偶模阻抗。差分阻抗就是奇模阻抗的两倍。K为两根传输线之间的耦合系数。
t 导线
介质
地平面
导线
介质地平面
A、微带线：
B、嵌入式微带线：几种PCB设计常用的传输线结构（一）
几种PCB 设计常用的传输线结构（二）
导线介质地平面
地平
面导线介质地平面
地平面h h 1
t C 、对称带状线：
D 、：不对称带状线
几种PCB设计常用的传输线结构（三）
导线介质地平面
导线
介质地平面地平面
E、微带线边对边耦合：
F、带状线边对边耦合：
现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 (一)Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在PCB详细设计前使用此工具，对互连线的不同情况进行仿真，把仿真结果存为拓扑结构模板，在后期详细设计中应用这些模板进行设计。 （2）DF/Signoise工具是信号仿真分析工具，可提供复杂的信号延时和信号畸变分析、IBIS 模型库的设置开发功能。SigNoise是SPECCTRAQUEST SI Expert和SQ Signal Explorer Expert进行分析仿真的仿真引擎，利用SigNoise可以进行反射、串扰、SSN、EMI、源同步及系统级的仿真。 （3）DF/EMC工具——EMC分析控制工具。 （4）DF/Thermax——热分析控制工具。 SPECCTRAQuest中的理想高速PCB设计流程： 由上所示，通过模型的验证、预布局布线的space分析、通过floorplan制定拓朴规则、由规
本人技术屌丝一枚，从事PCB相关工作已达8年有余，现供职于世界闻名的首屈一指的芯片设计公司，从苦逼的板厂制板实习，到初入Pcblayout，再到各种仿真的实战，再到今天的销售工作，一步一步一路兢兢业业诚诚恳恳，有一些相关领悟和大家分享。买卖不成也可交流。 1.谈起硬件工作，是原理图，pcb，码农的结合体，如果你开始了苦逼的pcblayout工作，那么将是漫长的迷茫之路，日复一日年复一年，永远搞不完的布局，拉线。眼冒金星不是梦。最多你可以懂得各种模块的不同处理方式，各种高速信号的设计，但永远只能按照别人的意见进行，毫无乐趣。 2.谈起EDA相关软件，形象的说，就普通的PROTEL/AD来说你可能只有3-6K，对于pads 可能你有5-8K，对于ALLEGRO你可能6-10K,你会哀叹做的东西一样，却同工不同酬，没办法这就是市场，我们来不得无意义的抱怨。 3.众所周知，一个PCB从业者最好的后路就是仿真工作，为什么呢？一；你可以懂得各种模块的设计原则，可以优化不准确的部分，可以改善SI/PI可以做很多，这往往是至关重要的，你可以最大化节约成本，减少器件却功效相同；二；从一个pcblayout到仿真算是水到渠成，让路走的更远； 三：现实的说薪资可以到达11-15K or more，却更轻松，更有价值，发言权，你不愿意吗？ 现在由于本人已技术转销售，现在就是生意人了哈哈，我也查询过各种仿真资料我发现很少，最多不过是Mentor Graphics 的HyperLynx ，candense的si工具，
但是他们真的太low了，精确度和完整性根本不能保证，最多是定性的能力，无法定量。真正的仿真是完整的die到die的仿真，是完整的系统的，是需要更高级的仿真软件，被收购的xxsigrity，xx ansys，hspicexx，adxx等等，这些软件才是真正的仿真。 本人提供各种软件及实战代码，例子，从基本入门到高级仿真，从电源仿真，到ddr仿真到高速串行仿真，应有尽有，，完全可以使用，想想以后的高薪，这点投入算什么呢？舍不得孩子套不住狼哦。 所有软件全兼容32位和64位系统。 切记本人还提供学习手册，你懂的，完全快速进入仿真领域。你懂的！ 希望各位好好斟酌，自己的路是哪个方向，是否想更好的发展，舍得是哲学范畴，投资看得是利润的最大化，学会投资吧，因为他值得拥有，骚年！ 注：本人也可提供培训服务，面面俱到，形象具体，包会！ 有购买和学习培训兴趣的请联系 QQ:2941392162
信号完整性背景 信号完整性问题引起人们的注意，最早起源于一次奇怪的设计失败现象。当时，美国硅谷一家著名的影像探测系统制造商早在7 年前就已经成功设计、制造并上市的产品，却在最近从生产线下线的产品中出现了问题，新产品无法正常运行，这是个20MHz 的系统设计，似乎无须考虑高速设计方面的问题，更为让产品设计工程师们困惑的是新产品没有任何设计上的修改，甚至采用的元器件型号也与原始设计的要求一致，唯一的区别是 IC 制造技术的进步，新采购的电子元器件实现了小型化、快速化。新的器件工艺技术使得新生产的每一个芯片都成为高速器件，也正是这些高速器件应用中的信号完整性问题导致了系统的失败。随着集成电路(IC)开关速度的提高，信号的上升和下降时间迅速缩减，不管信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性问题。在高速PCB 系统设计方面信号完整性问题主要体现为：工作频率的提高和信号上升/下降时间的缩短，会使系统的时序余量减小甚至出现时序方面的问题；传输线效应导致信号在传输过程中的噪声容限、单调性甚至逻辑错误；信号间的串扰随着信号沿的时间减少而加剧；以及当信号沿的时间接近0.5ns 及以下时，电源系统的稳定性下降和出现电磁干扰问题。
信号完整性含义 信号完整性(Signal Integrity)简称SI，指信号从驱动端沿传输线到达接收端后波形的完整程度。即信号在电路中以正确的时序和电压作出响应的能力。如果电路中信号能够以要求的时序、持续时间和电压幅度到达IC，则该电路具有较好的信号完整性。反之，当信号不能正常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题指的是在高速产品中由互连线引起的所有问题，主要表现为五个方面:
千兆位设备PCB的信号完整性设计 本文主要讨论在千兆位数据传输中需考虑的信号完整性设计问题，同时介绍应用PCB设计工具解决这些问题的方法，如趋肤效应和介质损耗、过孔和连接器的影响、差分信号及布线考虑、电源分配及EMI控制等。 通讯与计算机技术的高速发展使得高速PCB设计进入了千兆位领域，新的高速器件应用使得如此高的速率在背板和单板上的长距离传输成为可能，但与此同时，PCB设计中的信号完整性问题(SI)、电源完整性以及电磁兼容方面的问题也更加突出。 信号完整性是指信号在信号线上传输的质量，主要问题包括反射、振荡、时序、地弹和串扰等。信号完整性差不是由某个单一因素导致，而是板级设计中多种因素共同引起。在千兆位设备的PCB板设计中，一个好的信号完整性设计要求工程师全面考虑器件、传输线互联方案、电源分配以及EMC方面的问题。 高速PCB设计EDA工具已经从单纯的仿真验证发展到设计和验证相结合，帮助设计者在设计早期设定规则以避免错误而不是在设计后期发现问题。随着数据速率越来越高设计越来越复杂，高速PCB系统分析工具变得更加必要，这些工具包括时序分析、信号完整性分析、设计空间参数扫描分析、EMC设计、电源系统稳定性分析等。这里我们将着重讨论在千兆位设备PCB设计中信号完整性分析应考虑的一些问题。 高速器件与器件模型 尽管千兆位发送与接收元器件供应商会提供有关芯片的设计资料，但是器件供应商对于新器件信号完整性的了解也存在一个过程，这样器件供应商给出的设计指南可能并不成熟，还有就是器件供应商给出的设计约束条件通常都是非常苛刻的，对设计工程师来说要满足所有的设计规则会非常困难。所以就需要信号完整性工程师运用仿真分析工具对供应商的约束规则和实际设计进行分析，考察和优化元器件选择、拓扑结构、匹配方案、匹配元器件的值，并最终开发出确保信号完整性的PCB布局布线规则。因此，千兆位信号的精确仿真分析变得十分重要，而器件模型在信号完整性分析工作中的作用也越来越得到重视。 元器件模型通常包括IBIS模型和Spice模型。由于板级仿真只关心输出管脚经过互联系统到输入管脚的信号响应，同时IC厂家不希望泄漏器件内部详细的电路信息，且晶体管级Spice模型仿真时间通常难以忍受，所以IBIS模型在高速PCB设计领域逐渐被越来越多的器件厂家和信号完整性工程师所接受。 对于千兆位设备PCB系统的仿真，工程师经常会对IBIS模型的精确性提出质疑。当器件工作在晶体管的饱和与截止区时，IBIS模型缺乏足够详细的信息来描述，在瞬态响应的非线性区域，用IBIS模型仿真的结果不能像晶体管级模型那样产生精确的响应信息。然而，对于ECL类型器件，可以得到和晶体管级模型仿真结果很吻合的IBIS模型，原因很简单，ECL驱动器工作在晶体管的线性区域，输出波形更接近于理想的波形，按IBIS标准可以得到较为精确的IBIS模型。 随着数据传输速率提高，在ECL技术基础上发展起来的差分器件得到很大发展。LVDS标准和CML等使得千兆位信号传输成为可能。从上面的讨论可知，由于电路结构和相应的差分技术应用，IBIS标准仍然适用于千兆位系统的设计。已发表的一些IBIS模型在2.5Gbps LVDS 和CML设计中的应用文章也证明了这一点。 由于IBIS模型不适用于描述有源电路，对于许多有预加重电路进行损耗补偿的Gbps器件，IBIS模型并不合适。因此，在千兆位系统设计中，IBIS模型只有在下列情况下才可以有效工作： 1．差分器件工作在放大区(线性V-I曲线) 2．器件没有有源预加重电路
PCB电路板ADP原理图与PCB设计教程 第章
第4章原理图设计 在前面几章讲述了电路设计的基础知识后，现在可以学习具体的原理图设计。本章主要讲述电子元件的布置、调整、布线、绘图以及元件的编辑等，最后将以一个FPGA应用板原理图和一个译码器原理图设计为实例进行讲解。 4.1元件库管理 在向原理图中放置元件之前，必须先将该元件所在的元件库载入系统。如果一次载入过多的元件库，将会占用较多的系统资源，同时也会降低应用程序的执行效率。所以，最好的做法是只载入必要且常用的元件库，其他特殊的元件库在需要时再载入。一般在放置元件时，经常需要在元件库中查找需要放置的元件，所以需要进行元件库的相关操作。 4.1.1浏览元件库 浏览元件库可以执行Design→BrowseLibrary命令，系统将弹出如图4-1所示的元件库管理器。在元件库管理器中，用户可以装载新的元件库、查找元件、放置元件等。 图4-1元件库管理器 (1)查找元件 80
元件库管理器为用户提供了查找元件的工具。即在元件库管理器中，单击Search按钮，系统将弹出如图4-2所示的查找元件库对话框，如果执行T ools→Findponent命令也可弹出该对话框，在该对话框中，可以设定查找对象以及查找范围。可以查找的对象为包含在.Intlib文件中的元件。该对话框的操作及使用方法如下： 图4-2简单查找元件库对话框 1)简单查找。图4-2所示为简单查找对话框，如果要进行高级查找，则单击图4-2所示对话框中的“Advanced”按钮，然后会显示高级查找对话框。 ●Filters操作框。在该操作框中可以输入查找元件的域属性， 如Name等；然后选择操作算子(Operator)，如 Equals(等于)、Contains(包含)、StartsWith(起始)或者 EndsWith(结束)等；在Vlaue(值)编辑框中可以输入或选 择所要查找的属性值。 ●Scope操作框。该操作框用来设置查找的范围。当选中 AvailableLibraries单选按钮时，则在已经装载的元件库中 查找；当选中LibrariesonPath单选按钮时，则在指定的
SI五款信号完整性仿真工具介绍 (一)Ansoft公司的仿真工具 现在的高速电路设计已经达到GHz的水平，高速PCB设计要求从三维设计理论出发对过孔、封装和布线进行综合设计来解决信号完整性问题。高速PCB设计要求中国工程师必须具备电磁场的理论基础，必须懂得利用麦克斯韦尔方程来分析PCB设计过程中遇到的电磁场问题。目前，Ansoft公司的仿真工具能够从三维场求解的角度出发，对PCB设计的信号完整性问题进行动态仿真。 Ansoft的信号完整性工具采用一个仿真可解决全部设计问题： SIwave是一种创新的工具，它尤其适于解决现在高速PCB和复杂IC封装中普遍存在的电源输送和信号完整性问题。 该工具采用基于混合、全波及有限元技术的新颖方法，它允许工程师们特性化同步开关噪声、电源散射和地散射、谐振、反射以及引线条和电源/地平面之间的耦合。该工具采用一个仿真方案解决整个设计问题，缩短了设计时间。 它可分析复杂的线路设计，该设计由多重、任意形状的电源和接地层，以及任何数量的过孔和信号引线条构成。仿真结果采用先进的3D图形方式显示，它还可产生等效电路模型，使商业用户能够长期采用全波技术，而不必一定使用专有仿真器。 (二)SPECCTRAQuest Cadence的工具采用Sun的电源层分析模块： Cadence Design Systems的SpecctraQuest PCB信号完整性套件中的电源完整性模块据称能让工程师在高速PCB设计中更好地控制电源层分析和共模EMI。 该产品是由一份与Sun Microsystems公司签署的开发协议而来的，Sun最初研制该项技术是为了解决母板上的电源问题。 有了这种新模块，用户就可根据系统要求来算出电源层的目标阻抗；然后基于板上的器件考虑去耦合要求，Shah表示，向导程序能帮助用户确定其设计所要求的去耦合电容的数目和类型；选择一组去耦合电容并放置在板上之后，用户就可运行一个仿真程序，通过分析结果来发现问题所在。 SPECCTRAQuest是CADENCE公司提供的高速系统板级设计工具，通过它可以控制与PCB layout相应的限制条件。在SPECCTRAQuest菜单下集成了一下工具： （1）SigXplorer可以进行走线拓扑结构的编辑。可在工具中定义和控制延时、特性阻抗、驱动和负载的类型和数量、拓扑结构以及终端负载的类型等等。可在
原理图和PCB多通道设计方法介绍 设计原理图和PCB的过程中，你是否遇到过多幅一模一样的电路，但是不得不重复设计？原理图显得繁复，可读性差。而特别是在设计PCB，不得不重复布局，重复布线，不仅枯燥乏味而且也容易出错、或者电路不美观等等。下面介绍一种专门针对这类电路的设计方法，大大提高工作效率，以上问题都可以得到很好的解决。这里有点类似我们写程序的时候，把一段经常用的代码，封装为一个函数，减少重复劳动增加可读性。 首选给大家介绍，何谓多通道设计。简单的说，多通道设计就是把重复电路的原理图当成一个原件，在另一张原理图里面重复使用。下面介绍一个例子，在范例里面理解这个概念。一个有16路mos管输出电路。如下图是一路mos管电路： 如果按照常规设计，在原理图里这个相同的电路不得不copy 16次，这样电路图必然巨大无比，而且十分难读。下面用多通道设计试试。把单路《mos管》电路设计好以后，咱们保存，然后在同一个工程下面新建一个空原理图。打开新原理图，在里面做文章。首先选择place-》sheet syombl。激活该命令以后，在新原理图下拖动，将出现以绿色块。如下图
这个绿色块就是《mos管》电路的替代品了（也可以把他当中一个原件，或者一个函数入口）。这个元件究竟是代表那张原理图呢？咱们先双击设置一下，双击出现如下界面： 选择左下角filename 的…。马上弹出choose document to reference界面，在多个电路图（这里只有一个，但很多情况有多个）里面选择你需要那个电路图，点ok。顺便介绍下filename上面那个栏的designator：repeat(Mos,1,16)。这个是干嘛的？聪明的你也许能猜到了。Repeat就是重复mos这个原理图。重复几次？就是从1-16，就是16次啦。记住这里一点只能从1开始，不能从0开始。在我们经常画总线的时候习惯性把总线设置为：0-7或者0-15。这里就不允许这样，只能是1-8或者1-16。
A. A.1一个网络中质量问题的最小化 策略——保持信号在整个路径中感受到的瞬态阻抗不变。 设计原则： 1、使用可控阻抗布线。 2、理想情况下，所有的信号应使用地电压平面作为参考平面。 3、如果使用不同的电压平面作为参考平面，则这些平面之间必须是紧耦合。为此，用最薄的介质材料将不同的电压平面隔开，并使用多个电感量晓得去耦合电容。 4、使用2D场求解计算给定特性阻抗的层叠设计规则，其中包括阻焊层和布线厚度的影响。 5、在点到点拓扑结构中，无论单向的还是双向的，都要使用串联端接策略。 6、在多点总线中要端接总线上的所有节点 7、保持桩线的时延小于最快信号的上升时间的20%。 8、终端电阻应尽可能接近峰壮焊盘。 9、如果10PF电容的影响不要紧，就不用担心拐点的影响。 10、每个信号都必须有返回路径，它位于信号路径的下方，其宽度至少是信号线宽的3倍。 11、即使信号路径布线绕道进行，也不要跨越返回路径上的突变处。 12、避免在信号路径中使用电器性能变化的布线。 13、保持非均匀区域尽量短。 14、在上升时间小于1NS的系统中，不要使用轴向引脚电阻，应使用SMT电阻并使其回路电感最小。 15、当上升时间小于150PS时，尽可能减小终端SMT电阻的回路电感，或者采用集成电阻以及嵌入式电阻。 16、过孔通常呈容性，减小捕获焊盘和增加反焊盘出沙孔的直径可以减小过孔的影响。 17、可以考虑给低成本线接头的焊盘增加一小电容来补偿它的高电感。 18、在布线时，使所有差对的差分阻抗为一常量。 19、在差分中尽量避免不对称性，所有部线都应该如此。 20、如果差分对中的线间距发生改变，也应该调整线宽来保持差分阻抗不变。 21、如果在差分对的一跟线上添加一根延时线，则应添加到布线的起始端附近，并且要将这一区域内的线条间进行耦合。 22、只要能保持差分阻抗不变，我们可以改变差分对紧耦合状态。 23、一般来说，在实际中应尽量视差分对紧耦合。 24、在决定到底采用边缘耦核差分还是侧向耦合差分对时，应考虑布线的密度、电路板的厚度等制约条件，以及销售厂家对叠层厚度的控制能力。如果作得比较好，他们是等效的。 25、对于所有的板级差分对，平面上存在很大的返回电流，所以要尽量避免返路径中的所有突变。如果有突变，对差分对中的每条线要做同样的处理。 26、如果接收器的共模抑制比很低，就要考虑端接共模信号。端接共模信号并不能消除共模信号，只是减小它的振铃。 27、如果损耗很严重，应使用尽可能宽的信号线，不要使用小于5MIL的布线。 28、如果损耗很严重，应使布线尽量短。 29、如果损耗很严重，尽量做到使容性突变最小化。 30、如果损耗很严重，设计信号过孔使其具有50欧姆的阻抗，这样做意味着可以尽
信号完整性分析在电路设计中的应用 引言：随着IC设计生产工艺的进步和数字电路性能要求的提高，信号完整性分析，串扰分析和EMC分析在数字电路设计中占有越来越重要的地位。很多EDA公司纷纷也推出了先进的信号完整性分析工具以及高速电路规则驱动的布线器；而设计师也需要将这些工具溶入到现有的设计流程中，有效提高设计质量。本文将探讨信号完整性前仿真，设计规则空间探测，和后仿真验证在实际电路设计中的应用，并以Motorola MPC8240 CPU单板设计为例，介绍如何将信号完整性分析应用在电路设计中。 关键词： 信号完整性，串扰，EMC，拓朴，设计空间探测 虚拟样机验证、前仿真分析，对于还习惯于原理图设计→硬件实现→样机调试的传统设计流程的工程师来讲，不仅能够有效提高一次设计的成功率，而且，通过扫描分析、设计空间探测，可以有效发现实现信号完整性的有效布线策略，加快设计进度。 在某CPU单板的设计当中，采用的核心芯片为Motorola MPC8240，系统的时钟和信号速率最高能够达到133MHz；而且，该设计中，由于部分数据，地址信号同时用于系统上电时的数据下载，信号拓朴结构比较复杂；由于要求存储空间大，CPU外围SDRAM需要多个器件，以满足数据总线宽度要求，这样，多个SDRAM数据读写同步就十分关键；MPC8240为1mm间距的BGA封装，I/0信号和内核采用不同电压，因此布线以及电源去耦也很困难。 基于拓朴结构的前仿真分析 在原理图即将设计完成之际，原理图作者与PCB设计和信号完整性分析工程师进行充分的沟通：一方面，使PCB设计和信号完整性分析工程师能够充分理解该设计的工作原理，主要信号的流向，以及所担心的高速设计问题；另一方面，PCB设计和信号完整性分析工程师预见设计中可能的困难，与原理图设计工程师协商，以便采取合适的解决方案。由于这个阶段，原理图尚未完成，所有的预见和推断都是通过拓朴结构来实现。具体工作包括以下几个方面。 1.搜集并验证器件的仿真模型。 搜集模型是仿真的第一步，一般可以通过三种途径搜索到需要的模型，首先是一些EDA厂商提供的验证过的模型，如Mentor Graphics公司ICX提供Qualified IBIS Model。这些模型一般都经过验证，可以直接拿来使用，但数量不是很多。其 次就是利用internet搜索，大部分的数字器件厂商都会在其网站上提供其器件模型，但是由于网站上资源太多（如intel, TI的）,不容易一下找到。一般可以通过EDA 厂商或EIA提供的链接很快搜索到，常用的有 https://www.doczj.com/doc/42907272.html,/pcb/ibis_modeling.html或 https://www.doczj.com/doc/42907272.html,/ibis/ibis.htm。再有就是直接向器件厂商或代理索取。后两种 方法得到的模型一般质量无法得到保证，都需要编辑校正，常用的IBIS模型验证 编辑器是Mentor Graphics公司的Hyperlynx提供的Visual IBIS Editor，可以检查模 型曲线和一般语法错误，该工具可以从https://www.doczj.com/doc/42907272.html,/pads/highspeed.html 免费下载。 2.创建拓朴结构仿真，选取合适的I/O配置，互连方式和匹配值。 MPC8240的数据和地址信号可以配置成不同的阻抗，如8欧姆，13欧姆，20欧姆和40欧姆，选取哪种阻抗需要根据负载的情况和工作频率的不同而定。根据
Signal Integrity and PCB layout considerations for DDR2-800 Mb/s and DDR3 Memories
Fidus Systems Inc. 900, Morrison Drive, Ottawa, Ontario, K2H 8K7, Canada
Chris Brennan, Cristian Tudor, Eric Schroeter, Heike Wunschmann, and Syed Bokhari Session # 8.13
Abstract
The paper addresses the challenge of meeting Signal Integrity (SI) and Power Integrity (PI) requirements of Printed Circuit Boards (PCBs) containing Double Data Rate 2 (DDR2) memories. The emphasis is on low layer count PCBs, typically 4-6 layers using conventional technology. Some design guidelines have been provided.
1. Introduction
DDR2 usage is common today with a push towards higher speeds such as 800 Mbps [1] and more recently, 1066 Mbps. DDR3 [2] targets a data rate of 1600 Mbps. From a PCB implementation standpoint, a primary requirement is delay matching which is dictated by the timing requirement. This brings into it a number of related factors that affect waveform integrity and delay. These factors are interdependent, but where a distinction can be made, they can be termed PCB layer stackup and impedance, interconnect topologies, delay matching, cross talk, PI and timing. Cadence ALLEGROSI-230 and Ansoft’s HFSS are used in all computations.
VDD / Vref
VDD / Vtt / Vref
Clock
CKP,CKN
Address
ADDR<15,0>
Command/ Control DataStrobe (differential) DataMask Data
CKE, CS, ODT, RAS,CAS,WE,BA0-2 DQS0,DQS1,DQS2,DQS3
DM0,DM1,DM2,DM3
DQ <7,0>, DQ<15,8>,DQ<23,16>, DQ<31,24>
Memory
Controller Technology Max Clock Freq. (MHz)/Data rate(Mbps) DDR2 533/1066 DDR3 800/1600
VDD (Volts) Vtt (Volts) Vref (Volts) Vih/Vil (Volts)
Power Requirement 1.8 +/- 0.1 0.9 +/- 0.04 0.9 +/- 0.018 Input Thresholds 0.9 +/- 0.2 Delay Matching Requirement
1.5 +/- 0.075 0.75 +/- TBD 0.75 +/- 0.015 0.75 +/- 0.175
Match ADDR/CMD/CNTRL to Clock tightly Match DQ<7,0>, DM0 to DQS0 tightly Match DQ<15,8>, DM1 to DQS1 tightly Match DQ<22,16>, DM2 to DQS2 tightly Match DQ<31,23>, DM3 to DQS3 tightly Match DQS0-3 to Clock loosely
Yes Yes Yes Yes Yes Yes
Yes Yes Yes Yes Yes Not required
Table 1: Comparison of DDR2 and DDR3 requirements
信号完整性与电源完整性的仿真分析与设计 李荔博士 leo_le@https://www.doczj.com/doc/42907272.html, 安捷伦科技 1简介 信号完整性是指信号在通过一定距离的传输路径后在特定接收端口相对指定发送端口信号的还原程度。在讨论信号完整性设计性能时，如指定不同的收发参考端口，则对信号还原程度会用不同的指标来描述。通常指定的收发参考端口是发送芯片输出处及接收芯片输入处的波形可测点，此时对信号还原程度主要依靠上升/下降及保持时间等指标来进行描述。而如果指定的参考收发端口是在信道编码器输入端及解码器输出端时，对信号还原程度的描述将会依靠误码率来描述。 电源完整性是指系统供电电源在经过一定的传输网络后在指定器件端口相对该器件对工作电源要求的符合程度。同样，对于同一系统中同一个器件的正常工作条件而言，如果指定的端口不同，其工作电源要求也不同（在随后的例子中将会直观地看到这一点）。通常指定的器件参考端口是芯片电源及地连接引脚处的可测点，此时该芯片的产品手册应给出该端口处的相应指标，常用纹波大小或者电压最大偏离范围来表征。 图一是一个典型背板信号传输的系统示意图。本文中“系统”一词包含信号传输所需的所有相关硬件及软件，包括芯片、封装与PCB板的物理结构，电源及电源传输网络，所有相关电路实现以及信号通信所需的协议等。从设计目的而言，需要硬件提供可制作的支撑及电信号有源/无源互联结构；需要软件提供信号传递的传输协议以及数据内容。
图1 背板信号传输的系统示意图 在本文的以下内容中，将会看到由于这些支撑与互联结构对电信号的传输呈现出一定的频率选择性衰减，从而会使设计者产生对信号完整性及电源完整性的担忧。而不同传输协议及不同数据内容的表达方式对相同传输环境具备不同适应能力，使得设计者需要进一步根据实际的传输环境来选择或优化可行的传输协议及数据内容表达方式。 为描述方便起见以下用“完整性设计与分析”来指代“信号完整性与电源完整性设计与分析”。 2 版图完整性问题、分析与设计 上述背板系统中的硬件支撑及无源互联结构基本上都在一种层叠平板结构上实现。这种层叠平板结构可以由三类元素组成：正片结构、负片结构及通孔。正片结构是指该层上的走线大多为不同逻辑连接的信号线或离散的电源线，由于在制版光刻中所有的走线都会以相同图形的方式出现，所以被称为正片结构，有时也被称为信号层；负片结构则是指该层上基本上是相同逻辑连接的一个或少数几个连接（通常是电源连接或地连接），通常会以大面积敷铜的方式来实现，此时光刻工艺中用相反图形来表征更加容易，所以被称为负片结构，有时也称为平面层（细分为电源平面层和地平面层）；而通孔用来进行不同层之间的物理连接。目前的制造工艺中，无论是芯片、封装以及PCB 板大多都是在类似结构上实现。 1001010… -0.50.00.51.01.5 -1.0 2.0V c o r e , V
在高速电路设计中信号完整性分析 摘要： 由于系统时钟频率和上升时间的增长，信号完整性设计变得越来越重要。不幸的是，绝大多数数字电路设计者并没意识到信号完整性问题的重要性，或者是直到设计的最后阶段才初步认识到。 本篇介绍了高速数字硬件电路设计中信号完整性在通常设计的影响。这包括特征阻抗控制、终端匹配、电源和地平面、信号布线和串扰等问题。掌握这些知识，对一个数字电路设计者而言，可以在电路设计的早期，就注意到潜在可能的信号完整性问题，还可以帮助设计则在设计中尽量避免信号完整性对设计性能的影响。 As system clock frequencies and rise times increase, signal integrity design considerations are becoming ever more important. Unfortunately many Digital Designers may not recognize the importance of signal integrity issues and problems may not be identified until it is too late. This paper presents the most common design issues affecting signal integrity in high-speed digital hardware design. These include impedance control, terminations, ground/power planes, signal routing and crosstalk. Armed with the knowledge presented here, a digital designer will be able to recognize potential signal integrity problems at the earliest design stage. Also, the designer will be able to apply techniques presented in this paper to prevent these issues affecting the performance of their design. 尽管，信号完整性一直以来都是硬件工程师必备的设计经验中的一项，但是在数字电路设计中长期被忽略。在低速逻辑电路设计时代，由于信号完整性相关的问题很少出现，因此对信号完整性的考虑本认为是浪费效率。然而近几年随着时钟率和上升时间的增长，信号完整性分析的必要性和设计也在增长。不幸的是，大多数设计者并没有注意到，而仍然在设计中很少去考虑信号完整性的问题。 现代数字电路可以高达GHz频率并且上升时间在50ps以内。在这样的速率下，在PCB 设计走线上的疏忽即使是一个英尺，而由此造成的电压、时延和接口问题将不仅仅局限在这一根线上，还将会影响的全板及相邻的板。 这个问题在混合电路中尤为严重。例如，考虑到在一个系统中有高性能的ADC到数字化接收模拟信号。散布在ADC器件的数字输出端口上的能量可能很容易就达到130dB（10，000，000，000，000倍）比模拟输入端口。在ADC数字端口上的任何噪声。 设计中的信号完整性并不是什么神秘莫测的过程。对于在设计的早期意识到可能潜在的问题是很关键的，同时可以有效避免由此在后期造成的问题。本篇讨论了一些关键的信号完整性挑战及处理他们的方法。 确保信号完整性： １、隔离 一块ＰＣＢ板上的元器件有各种各样的边值（edge rates）和各种噪声差异。对改善ＳＩ最直接的方式就是依据器件的边值和灵敏度，通过ＰＣＢ板上元器件的物理隔离来实现。下图是一个实例。在例子中，供电电源、数字Ｉ／Ｏ端口和高速逻辑这些对时钟和数据转换电路的高危险电路将被特别考虑。
电路原理图与电路板设计实验报告 学院： 班级： 专业： 姓名： 学号：
指导老师： 河南工业大学实验报告专业班级姓名 学号 同组者姓名完成日期 成绩评定 实验题目：(一)原理图设计环境画原理图实验 实验目的： 1.熟练PROTEL99se的原理图编辑环境。 2.掌握常用管理器，菜单的使用，电气规则检查。 3.掌握元器件的调用，属性含义。 实验内容： 教材： ,,,环境熟悉
,工具条对象，器件调用 ,菜单使用，元件属性修改 练习1---练习8 实验仪器：PROTEL99se软件 实验步骤： (1)放置元件：就是在元件库中找元件，然后用元件 管理器的Place按钮将元件放在原理图中。 放置元件时需要使用如下所示快捷键： 空格键：每单击一次空格键使元件逆时针旋转90度。 TAB键：当元件浮动时，单击TAB键就可以显示属性编辑窗口。 X键：元件水平镜像。 Y键：元件垂直镜像。 （2）连接导线。使用划线工具连接导线。 （3）放置电源，地线和网络标记。放置电源和地线标
记前要显示电源地线工具箱。 （4）自动元件编号：使用菜单Tool/Annotate对元件自动编号。 （5）编辑元件属性。单击元件，在弹出的属性窗口中输入元件的属性，注意一定要输入元件封装。（6）电气规则检查。使用Tool/ERC菜单，对画好的原理图进行电气规则检查，检查完毕后，出现报 表信息，就可以进行下一步。 （7）原件图元件列表。使用Edit/Export to Spread 菜单，按照向导提示进行操作。 （8）建立网络表。使用菜单Design/Netlist。 实验截图： 注意事项： 连线：从器件的端点开始到端点结束，不要多余的线，按空格旋转原件；PAGEDOWN PAGEUO缩放。 河南工业大学实验报告
PCB设计解决信号完整性SI问题的几种方法介绍 简介：信号完整性（SI）问题解决得越早，设计的效率就越高，从而可避免在PCB设计完成之后才增加端接器件，本文主要介绍了几种解决信号完整性（SI）问题的方法。 1 设计前的准备工作 在设计开始之前，必须先行思考并确定设计策略，这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作。就SI而言，要预先进行调研以形成规划或者设计准则，从而确保设计结果不出现明显的SI问题、串扰或者时序问题。 2 电路板的层叠 某些项目组对PCB层数的确定有很大的自主权，而另外一些项目组却没有这种自主权，因此，了解你所处的位置很重要。 其它的重要问题包括：预期的制造公差是多少？在电路板上预期的绝缘常数是多少？线宽和间距的允许误差是多少？接地层和信号层的厚度和间距的允许误差是多少？所有这些信息可以在预布线阶段使用。 根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其它电路板或者背板的PCB 都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。 在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层（例如带状线）。要使SI最佳并保持电路板去耦，就应该尽可能将接地层/电源层成对布放。如果只能有一对接地层/电源层，你就只有将就了。如果根本就没有电源层，根据定义你可能会遇到SI问题。你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者仿真电路板的性能。 3 串扰和阻抗控制
序言 (4) 第一章系统简介 (4) 1.1 系统组成 (4) 1.1.1 库 (4) 1.1.2 原理图输入 (4) 1.1.3 设计转换和修改管理 (4) 1.1.4 物理设计与加工数据的生成 (4) 1.1.5 高速PCB规划设计环境 (4) 1.2 Cadence设计流程 (4) 第二章 Cadence安装 (5) 2.1 安装步骤 (5) 2.2 LICENSE设置 (7) 2.3 库映射 (8) 2.4 修改cds.lib文件，设置原理图库： (8) 2.5 编辑ENV文件，设置PCB库： (9) 第三章 CADENCE库管理 (10) 3.1 中兴EDA库管理系统 (10) 3.2 CADENCE库结构 (12) 3.2.1 原理图（Concept HDL）库结构： (12) 3.2.2 PCB库结构： (12) 第四章项目管理器 (13) 4.1 项目管理的概念 (13) 4.2 创建或打开一个项目 (13) 4.3 原理图库的添加： (14) 4.4 填写设计（Design）名称 (14) 4.5 增加新的Design(设计) (15) 4.6 项目的目录结构 (15) 第五章原理图设计 (16) 5.1 图纸版面设置 (16) 5.1.1 图纸统一格式设置 (16) 5.1.2 栅格设置 (18) 5.2 Concept-HDL的启动 (19) 5.3 添加元件 (20) 5.3.1 逻辑方式添加器件 (20) 5.3.2 物理方式添加器件 (20) 5.4 画线 (21) 5.4.1 Draw方式 (21) 5.4.2 Route方式 (22) 5.5 添加信号名 (22)
第19卷 第2期 天 中 学 刊 Vol ．19 No ．2 2004年4月 Journal of Tianzhong Apr ．2004 收稿日期：2004-02-10 作者简介：冯志宇（1972? ），男，河南正阳人，电子科技大学电子工程学院信号与信息处理专业硕士研究生． 高速PCB 设计中的信号完整性和传输延时分析 冯志宇 （电子科技大学，四川 成都 610054） 摘 要：信号完整性问题及由传输延时引起的时序问题是高速PCB 设计中的主要问题，借助功能强大的Cadence/SpecctraQuest 仿真软件，对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期． 关键词：信号完整性；时序；仿真 随着IC 工艺的提高，驱动器的上升沿和下降沿越来越陡，由原来的十几ns 提高到几ns ，有的甚至达到几ps ，同时电子系统的时钟频率也在不断提高．对于低频电路设计而言，器件管脚间的逻辑连接可以看成是简单的线迹互联．但对频率超过50 MHz 的高频电路，互连关系必须按传输线考虑，由此产生的信号完整性问题及时序问题成为高速PCB 设计中的主要问题．借助功能强大的Cadence/SpecctraQuest 仿真软件对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期． 1 高速移动接入系统的信号完整性问题 信号完整性（Signal Integrity ）简称SI ，是指信号在信号线上的传输质量，主要包括反射、振荡、地弹、串扰等性能参数．信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值．信号完整性是由板级设计中多种因素共同决定的． 图1所示是我们所设计的高速移动接入系统，其中虚线框中为该系统高速数据通路的中频和基带部分．A/D 部分通过采样、量化、编码将模拟中频信号转换成数字中频信号，然后利用DDC 部分对其进行混频（解调）、抽取、滤波，将中频带通信号混频成基带信号；DSP 模块负责完成基带信号的调制/解调、数据交织/解交织、数据编码/解码、数据纠错和检验、数据加密/解密、语音压缩/解压缩等； 图1 高速移动接入系统框图 DUC 和D/A 部分则是DDC 和A/D 部分的逆过程．该系统的中频部分既有频率较高的数字信号又有敏感度很高的模拟信号，基频部分DSP 与SDRAM 之间的数据交换速率高达100 Mb/s ，由此产生的信号完整性及时序问题十分突出． 在高速PCB 设计中，信号完整性问题是系统能否正常工作的关键因素之一．因此，有必要在布线前利用仿真软件对该高速系统进行关键信号线的仿真．当信号完整性满足要求后就可以进行时序分析 中图分类号：TN405.97 文献标识码：A 文章编号：1006－5261(2004)02－0018－04