ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接
https://www.doczj.com/doc/3c19238685.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01）
∙参考晶振有哪些要求？我该如何选择参考源？
∙请详细解释一下控制时序，电平及要求？
∙控制多片PLL芯片时，串行控制线是否可以复用？
∙请简要介绍一下环路滤波器参数的设置？
∙环路滤波器采用有源滤波器还是无源滤波器？
∙PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？
∙如何设置电荷泵的极性？
∙锁定指示电路如何设计？
∙PLL对射频输入信号有什么要求？
∙PLL芯片对电源的要求有哪些？
∙内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
∙锁相环输出的谐波？
∙锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
∙为何我测出的相位噪声性能低于ADISimPLL仿真预期值？
∙锁相环锁定时间取决于哪些因素？如何加速锁定？
∙为何我的锁相环在做高低温试验的时候，出现频率失锁？
∙非跳频（单频）应用中，最高的鉴相频率有什么限制？
∙频繁地开关锁相环芯片的电源会对锁相环有何影响？
∙您能控制PLL芯片了么？，R分频和N分频配置好了么？
∙您的晶振输出功率有多大？VCO的输出功率有多大？
∙您的PFD鉴相极性是正还是负？
∙您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？
∙您的PLL环路带宽和相位裕度有多大？
∙评价PLL频率合成器噪声性能的依据是什么？
∙小数分频的锁相环杂散的分布规律是什么？
∙到底用小数分频好还是整数分频好？
∙ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？
∙分频–获得高精度时钟参考源？
∙PLL，VCO闭环调制，短程无线发射芯片？
∙PLL，VCO开环调制？
∙时钟净化----时钟抖动（jitter）更小？
∙时钟恢复（Clock Recovery）？
问题：参考晶振有哪些要求？我该如何选择参考源？
答案：波形：可以使正弦波，也可以为方波。
功率：满足参考输入灵敏度的要求。
稳定性：通常用TCXO，稳定性要求< 2 ppm。这里给出几种参考的稳定
性指标和相位噪声指标。
名称频率范围（MHz）频率稳定度（ppm）相位噪声dBc/Hz@10kHz 价格
普通晶体振荡器SPXO 1~100 +/-10~+/-100 低
压控晶体振荡器VCXO 1~60 +/-1~+/-50
温度补偿晶体振荡器
1-60 +/-0.1~+/-5
TCXO
压控振荡器VCO 宽-110
恒温控制晶体振荡器
10~20 0.0005~0.01 -150, -120@10Hz 非常高OCXO
频率范围：ADI提供的PLL产品也可以工作在低于最小的参考输入频率
下，条件是输入信号的转换速率要满足给定的要求。
例如，ADF4106的数据手册要求的最小参考输入信号REFIN为20MHz，
功率最小为-5dBm，这相当于转换速率（slew rate）为22.6V/us，峰峰值
为360mV的正弦波。具体计算如下：对正弦波Vp*sin(2*pi*f*t)而言，转
换速率Slew Rate=dv/dt|max=2*pi*f*Vp。那么我们来考察功率为-5dBm（50
欧姆系统）（Vp=180mV）的信号，其峰峰值为360mV，其转换速率为
Slew Rate=dv/dt|max=2*pi*f*Vp=22.6V/us
所以，只要REFIN功率满足要求，并且输入信号的转换速率高于
22.6V/us ，REFIN可以工作在低于20MHz的条件下。具体实现是，一个
转换时间为146ns的3.3V CMOS输入可以很容易的满足该项要求。总的
来说，用功率较大的方波信号作为参考可以使REFIN工作在低于数据手
册上给出的最低频率限制。
在PLL频率综合器的设计中，我们推荐使用温度补偿型晶振（TCXO）。在需要微调参考的情况下使用VCXO，需要注意VCXO灵敏度比较小，比如100Hz/V，所以设计环路滤波器的带宽不能很大（比如200Hz），否则构成滤波器的电容将会很大，而电阻会很小。普通有源晶振，由于其温度稳定性差，在高精度的频率设计中不推荐使用。
问题：请详细解释一下控制时序，电平及要求？
答案：ADI的所有锁相环产品控制接口均为三线串行控制接口。如图1
所示。要注意的是：在ADI的PLL产品中，大多数的时序图如图7中上面的图所示，该图是错误的，正确的时序图如图7中下面的图所示，LE 的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。
图1 PLL频率合成器的串行控制接口（3 Wire Serial Interface）
控制接口由时钟CLOCK，数据DATA，加载使能LE构成。加载使能LE 的下降沿提供起始串行数据的同步。串行数据先移位到PLL频率合成器
的移位寄存器中，然后在LE的上升沿更新内部相应寄存器。注意到时序图中有两种LE的控制方法。
SPI控制接口为3V/3.3V CMOS电平。
另外，需要注意的是对PLL芯片的寄存器进行写操作时，需要按照一定的次序来写，具体请参照芯片资料中的描述。特别地，在对ADF4360的寄存器进行操作时，注意在写控制寄存器和N计数器间要有一定的延时。
控制信号的产生，可以用MCU，DSP，或者FPGA。产生的时钟和数据一定要干净，过冲小。当用FPGA产生时，要避免竞争和冒险现象，防止产生毛刺。如果毛刺无法避免，可以在数据线和时钟线上并联一个
10~47pF的电容，来吸收这些毛刺。
问题：控制多片PLL芯片时，串行控制线是否可以复用？
答案：一般地，控制PLL的信号包括：CE，LE，CLK，DATA。CLK和DATA信号可以共用，即占用2个MCU的IO口，用LE信号来控制对哪个PLL芯片进行操作。多个LE信号也可以共用一个MCU的IO口，这时需要用CE信号对芯片进行上电和下电的控制。
问题：请简要介绍一下环路滤波器参数的设置？
答案：ADISimPLL V3.0使应用工程师从繁杂的数学计算中解脱出来。我们只要输入设置环路滤波器的几个关键参数，ADISimPLL就可以自动计算出我们所需要的滤波器元器件的数值。这些参数包括，鉴相频率PFD，电荷泵电流Icp，环路带宽BW，相位裕度，VCO控制灵敏度Kv，滤波器的形式（有源还是无源，阶数）。计算出的结果往往不是我们在市面上能够买到的元器件数值，只要选择一个最接近元器件的就可以。
通常环路的带宽设置为鉴相频率的1/10或者1/20。
相位裕度设置为45度。
滤波器优先选择无源滤波器。
滤波器开环增益和闭环增益以及相位噪声图之间的关系。闭环增益的转折频率就是环路带宽。相位噪声图上，该点对应于相位噪声曲线的转折频率。如果设计的锁相环噪声太大，就会出现频谱分析仪上看到的转折频率大于所设定的环路带宽。
问题：环路滤波器采用有源滤波器还是无源滤波器？
答案：有源滤波器因为采用放大器而引入噪声，所以采用有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。因此在设计中我们尽量选用无源滤波器。其中三阶无源滤波器是最常用的一种结构。PLL频率合成器的电荷泵电压Vp一般取5V或者稍高，电荷泵电流通过环路滤波器积分后的最大控制电压低于Vp或者接近Vp。如果VCO/VCXO的控制电压在此范围之内，无源滤波器完全能够胜任。
当VCO/VCXO的控制电压超出了Vp，或者非常接近Vp的时候，就需要用有源滤波器。在对环路误差信号进行滤波的同时，也提供一定的增益，从而调整VCO/VCXO控制电压到合适的范围。
那么如何选择有源滤波器的放大器呢？这类应用主要关心一下的技术指标：
低失调电压（Low Offset Voltage）[通常小于500µV]
低偏流（Low Bias Current）[通常小于50pA]
如果是单电源供电，需要考虑使用轨到轨（Rail-to-Rail）输出型放大器。
这里提供几种常见的PLL滤波器应用放大器的型号。
AD711/2, AD797, AD820/2, AD8510/2, AD8605/6, AD8610/20, AD8651/2, OP162/262, OP184/284, OP249, OP27.
问题：PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？
答案：选择VCO时，尽量选择VCO的输出频率对应的控制电压在可用调谐电压范围的中点。选用低控制电压的VCO可以简化PLL设计。
VCO的输出通过一个简单的电阻分配网络来完成功率分配。从VCO的输出看到电阻网络的阻抗为18+(18+50)//(18+50)=52ohm。形成与VCO的输出阻抗匹配。下图中ABC三点功率关系。B，C点的功率比A点小6dB。
如图是ADF4360-7输出频率在850MHz~950MHz时的输出匹配电路，注意该例是匹配到50欧的负载。如果负载是75欧，那么匹配电路无需改动，
ADF4360-7的输出级为电流源，负载值的小变动不会造成很大的影响，但要注意差分输出端的负载需相等。
ADF4360-7 输出匹配电路
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Re: 非常实用、超详细的锁相环常见问题解答~
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小爬7262014-6-17 下午3:04 （回复小爬726 ）
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问题：如何设置电荷泵的极性？
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答案：在下列情况下，电荷泵的极性为正。
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o环路滤波器为无源滤波器，VCO的控制灵敏度为正（即，随着控制电压的升高，输出频率增大）。
在下列情况下，电荷泵的极性为负。
o环路滤波器为有源滤波器，并且放大环节为反相放大；VCO的控制灵敏度为正。
o环路滤波器为无源滤波器，VCO的控制灵敏度为负。
o PLL分频应用，滤波器为无源型。即参考信号直接RF反馈分频输入端，VCO 反馈到参考输入的情况。
问题：锁定指示电路如何设计？
答案：PLL锁定指示分为模拟锁定指示和数字锁定指示两种
鉴相器和电荷泵原理图
数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示。
数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD频率上，漏电流会触发锁定指示电路；在更高的频率上，15ns的时间裕度不再适合。在数字锁定指示的工作频段范围之外，推荐使用模拟锁定指示。
模拟锁定指示对电荷泵输入端的Up脉冲和Down脉冲进行异或处理后得出的脉冲串。所以当锁定时，锁定指示电路的输出为带窄负脉冲串的高电平信号。图为一个典型的模拟锁定指示输出（MUXOUT输出端单独加上拉电阻的情况）。
模拟锁定指示的输出级为N沟道开漏结构，需要外接上拉电阻，通常为10KOhm~160kohm。我们可以通过一个积分电路（低通滤波器）得到一个平坦的高电平输出，如图所是的蓝色框电路。
误锁定的一个条件：参考信号REFIN信号丢失。当REFIN信号与PLL
频合器断开连接时，PLL显然会失锁；然而，ADF41xx系列的PLL，其数字锁定指示用REFIN时钟来检查是否锁定，如果PLL先前已经锁定，REFIN时钟突然丢失，PLL会继续显示锁定状态。解决方法是使用模拟锁定指示。
当VCXO代替VCO时，PLL常常失锁的原因。
以ADF4001为例说明。VCXO的输入阻抗通常较小（相对于VCO而言），大约为100kohm。这样VCXO需要的电流必须由PLL来提供。PFD=2MHz，Icp=1.25mA，Vtune=4V，VCXO输入阻抗=100kohm，VCXO控制口电流=4/100k=40uA。在PFD输入端，用于抵消VCXO的输入电流而需要的静态相位误差
16ns>15ns，所以，数字锁定指示为低电平。
解决方法1，使用模拟锁定指示。
解决方法2，使用更高的电荷泵电流来减小静态相位误差。增大环路滤波器电容，使放电变缓。
问题：PLL对射频输入信号有什么要求？
答案：频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的Slew Rate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slew rate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slew rate大于314V/us，那么ADF4106同样能够正常工作。通常LVDS 驱动器的转换速率可以很容易达到1000V/us。
Slew Rate = dv/dt | max= 2 * pi * f * Vp = 314V/us
问题：PLL芯片对电源的要求有哪些？
答案：要求PLL电源和电荷泵电源具有良好的退耦，相比之下，电荷泵的电源具有更加严格的要求。具体实现如下：
在电源引脚出依次放置0.1µF，0.01µF，100pF的电容。最大限度滤除电源线上的干扰。大电容的等效串联电阻往往较大，而且对高频噪声的滤波效果较差，高频噪声的抑制需要用小容值的电容。下图可以看到，随着频率的升高，经过一定的转折频率后，电容开始呈现电感的特性。不同的电容值，其转折频率往往不同，电容越大，转折频率越低，其滤除高频信号的能力越差。
另外在电源线上串联一个小电阻（18ohm）也是隔离噪声的一种常用方法。
问题：内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？
答案：VCO的中心频率由下列三个因素决定。
1.VCO的电容C VCO
2.由芯片内部Bond Wires引入的电感L BW
3.外置电感L EXT。即
其中前2项由器件决定，这样只要给定一个外置电感，就可以得到VCO 的输出中心频率。VCO的控制灵敏度在相应的数据手册上给出。作为一个例子，图2和图3给出了ADF4360-7的集成VCO特性。
图2 ADF4360-7 VCO输出中心频率与外置电感的关系
图3 ADF4360-7 VCO的灵敏度与外置电感的关系
电感的选取，最好选用高Q值的。Coilcraft公司是不错的选择。市面上常见的电感基本在1nH以上。更小的电感可以用PCB导线制作。这里给出一个计算PCB引线电感的简单公式，如图4所示。
图4 导线电感的模型
问题：锁相环输出的谐波？
答案：一般地，锁相环的输出都会包含基波的谐波分量。下图为ADF4360-7输出400MHz时的2nd，3rd和4th谐波分量，在芯片资料中一般都会给出这些指标。因为与基波离得比较远，所以用一个低通滤波器就可以很好地滤除掉。
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Re: 非常实用、超详细的锁相环常见问题解答~
小爬7262014-6-17 下午3:07 （回复小爬726 ）
问题：锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？
答案：参考晶振（TCXO，VCXO）和R分频，PLL电荷泵，压控振荡器（VCO），N分频。锁相环系统的相位噪声来源于四个部分，参考输入，反馈分频1/N，电荷泵，VCO。这四部分贡献项可以用公式来表示。
锁相环相位噪声贡献项模型
对来说，系统闭环增益为低通特性，所以在环路带宽内，参考输入的相位噪声和N分频的噪声占很大比例（所以相同的输出频率，通过改变鉴相频率的方法并不会改善带内的相噪，因为参考源并未变化）。同样对S cp2来说，它对系统的相位噪声的影响也取决于系统的闭环增益
，与前面第一项的不同之处是，它还受限于电荷泵的增益K d，所以在环路的带宽内，电荷泵的相位噪声也很重要。对S vco2项来说，它对系
统的相位噪声的影响取决于，而的幅频特性为高通，所以在环路带宽内VCO的贡献项可以忽略不计。如下图所示。
绿色线为参考源的相位噪声，绿色虚线代表经过低通后的相位噪声。红色实线为VCO的相位噪声，虚线是经过高通滤波器后的相位噪声。粉红色实线是PLL（鉴相器和电荷泵）的相位噪声，粉色虚线是经过低通滤波器的相位噪声。黑色实线为合成的相位噪声输出。
减小相位噪声的措施：
（1）增大鉴相频率（N变小）
（2）缩小环路带宽（限制噪声）
（3）增大电荷泵电流（Kd）
（4）参考晶振选用更低噪声的产品。
如果在频谱分析仪上测出的单边带相位噪声曲线的转折频率大于设计的环路带宽，说明系统的噪声太大，应该检查参考晶振，电荷泵的电流，PLL Core Power Level。
问题：为何我测出的相位噪声性能低于ADISimPLL仿真预期值？
答案：目前的PLL集成芯片所能达到的相位噪声基底大概为-216dBc/Hz。新推出的PLL该性能可能会更低。他们能够综合出低相噪的频率。然而要真正实现低相噪的频率，需要考虑很多的因素。ADISimPLL提供了预计相位噪声的一种方法，但是，这种预测，是在下列条件下进行的：
o PLL芯片工作的电源纹波足够低--------------不会恶化噪声基底。
o PLL芯片的RF反馈输入（VCO的输出）具有合适的驱动能力，-----------不容许计数器错误计数。
o PLL芯片的REF参考输入具有合适的驱动能力，------------不容许参考计数器错误计数。
o PLL环路滤波器的电阻不会增加任何额外的噪声，-------------不高于热（Johnson）噪声。
o VCO的工作电压纹波足够小，--------不会恶化由于频率牵引引起的相位噪声。
o环路滤波器屏蔽足够好，-----------VCO的控制线上不会串入其他干扰信号。
o环路滤波器布局布线良好，------------防止出现来源于数字电路的窄脉冲出现在滤波器输入端并直接耦合到输出端。
实际的情况往往是：
o PLL或者VCO的电源直接来源于三端稳压器件。如果对指标要求不是很严格，这样的条件下也许能够正常工作，但是噪声太大的电源难以使低噪声的
PLL达到低噪声的要求。
o PLL附近存在数字电路，这是宽带噪声源，尤其是PLL与数字电路共用电源的情况下。
o电源退耦不够。
o电路设计匹配不好，尤其是射频输入口。
o电路板布局布线问题。锁相环系统的杂散来源有哪些？减小杂散的措施有哪些？
来源
1.PLL本身引入的杂散。以鉴相频率为间隔的杂散，这时锁相环中最常见的杂
散信号。来源于电荷泵的漏电流，电荷泵源电流和汇电流及其失配。小数分频锁相环的固有杂散。
2.外界串扰引入的杂散这些串扰包括工频干扰，计算机显示器行频，场频干扰，
手机，附近功率放大器。参考晶体（晶振）串扰。
措施
1.良好的电源退耦
2.良好的布局布线
3.环路滤波器的阶数更高，带宽更窄。
4.提高鉴相频率，使得参考杂散落在环路带宽以外。
5.本振源板加屏蔽壳以屏蔽外界串扰
问题：锁相环锁定时间取决于哪些因素？如何加速锁定？
答案：定性分析：设初始频率f1，终止频率f2，频率跳变量f jump=|f1-f2|，频率锁定误差容限f tol，环路带宽BW。锁定时间LT。
环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。
频率跳变的大小决定锁定时间。频率跳变越大，锁定时间越长，反之，越短。但是应该指出，如果频率跳变量和频率误差按等比例变化，那么锁定时间相等。
最佳锁定时间LT需要45~48度的相位裕度。所定时间的经验公式：
加速环路锁定的方法：（1）增大环路带宽。环路带宽与锁定时间是一对矛盾。设计工程师需要对其作出折衷选择。增大环路带宽，同时意味着降低了对杂散信号的衰减，增大了相位噪声。如果增大环路带宽到大于鉴相频率的五分之一，环路可能变得不稳定，并导致彻底失锁。（2）增大鉴相频率。鉴相频率决定了反馈分频和参考频率的比较速度，从而加快了电荷泵对环路滤波器的充放电，到达预定的控制电压，有效减小锁定时间。
需要注意的是，鉴相频率的增大，往往意味着需要增加环路带宽。（3）采用两个锁相环，乒乓式工作。两个频率之间采用高速开关进行切换。（4）采用具有快速锁定能力的锁相环产品：ADF4193，其锁定时间可以满足GSM基站的要求（20us）。（5）另外，环路滤波器的电容（尤其是C2的影响），请选用低介电吸收（Dielectric Absorption）（DA）的电容，如介质为聚丙烯材料的电容，其DA典型值为0.001%~0.02%。（6）避免控制电压工作在地和电荷泵电压Vp附近。相应于输出频率的控制电压最好在Vp/2附近。
问题：为何我的锁相环在做高低温试验的时候，出现频率失锁？
答案：高低温试验失败，可以从器件的选择上考虑，锁相环是一个闭环系统，任何一个环节上的器件高低温失效都有可能导致锁相环失锁。先从PLL频率合成器的外围电路逐个找出原因，如参考源（TCXO，）是否在高低温试验的范围之内？ADFxxxx系列产品的温度范围为-40~+85度。
问题：非跳频（单频）应用中，最高的鉴相频率有什么限制？
答案：如果是单频应用，工程师都希望工作在很高的鉴相频率上，以获得最佳的相位噪声。数据手册都提供了最高鉴相频率的值，另外，只要寄存器中B > A，并且B > 2，就可能是环路锁定。
通常最高频率的限制是：
/p>
这里P为预分频计数器的数值。ADF4xxx产品的预分频值最小可以到8/9，容许他们工作在较高的鉴相频率上。
问题：频繁地开关锁相环芯片的电源会对锁相环有何影响？
答案：不建议频繁地开关锁相环的电源，这可能会使芯片暂时进入一种不稳定的电源状态（下电时电容泻放电荷不充分，上电时电容充电不充分），从而导致锁相环不能锁定。如果产品要求如此，则可使用芯片资料中提到的“CE pin method”来对芯片进行上电和下电。
问题：您能控制PLL芯片了么？，R分频和N分频配置好了么？
答案：检查方法，Power Down观测电流变化，MUXOUT引脚观测内部信号，如VDD，GND，R分频输出，N分频输出，等等。
时序要正确。控制电平要兼容。这一步是基础。SPI口可以用MCU，DSP，或者FPGA提供。
问题：您的晶振输出功率有多大？VCO的输出功率有多大？
答案：功率要满足输入灵敏度的要求。参考计数器和反馈计数器不会错误工作。
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问题：您的PFD鉴相极性是正还是负？
答案：具体设置详见鉴相器极性设置。（在ADF4113HV中关于鉴相器极性的描述有误，鉴相器极性位应该是1表示正，0表示负）
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Re: 非常实用、超详细的锁相环常见问题解答~
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小爬7262014-6-17 下午3:09 （回复小爬726 ）
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问题：您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO的控制电压有多大？
答案：确保VCO的控制电压在预期的范围之内。
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问题：您的PLL环路带宽和相位裕度有多大？
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答案：为了使锁相环易于锁定，开始可以设计一个环路带宽等于鉴相频率1/10的低通滤波器，环路锁定后，可以进一步调节到更窄的环路上。45度的相位裕度，可以确保环路是稳定的。
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问题：评价PLL频率合成器噪声性能的依据是什么？
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答案：PLL频率合成器的噪声基底（Phase Noise Figure of Merit）（）是一个重要依据。该指标是将鉴相频率，反馈分频系数归一化后的相位噪声指标。
PLL频率合成器输出的相位噪声与鉴相频率以及反馈分频系数之间的关系是
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改写该方程，
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我们可以从噪声基底得出期望输出频率的带内相位噪声。
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另外，电荷泵三态输出时的漏电流是评价鉴相频率较低时杂散性能的一个指标。ADF4xxx系列PLL产品的漏电流典型值为1nA。
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问题：小数分频的锁相环杂散的分布规律是什么？
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LL初始化的代码如下（来自官方例程，主要对其注释分析和讲解）。 /* * 函数名称：InitPll * 函数输入：倍频参数val,分频参数divsel * val取值为0到10，表示倍频数；divsel取值0到4，0和1表示4分频，2表示2分频，3表示不分频 * 函数输出：无 * 函数调用：InitPll(10,2); * 先将外部时钟倍频10倍，在分频1/2，最后产生的时钟CLKIN输入CPU2 8x */ void InitPll(unsigned short div, unsigned short divsel) { // 确保PLL不是工作在limp mode下，即有外部时钟进入PLL if (SysCtrlRegs.PLLSTS.bit.MCLKSTS != 0) { //检测到无外部时钟,软件要采集恰当的措施保证系统不出现事故，该措施包括 //使系统停机、复位等
//用适合的函数替换下面一行 // SystemShutdown(); function. asm(" ESTOP0"); } // PLLCR从0x0000改变前，PLLSTS[DIVSEL]必须为0 // 外部RST复位信号会使PLLSTS[DIVSEL]复位 // 此时分频为1/4 if (SysCtrlRegs.PLLSTS.bit.DIVSEL != 0) { EALLOW; SysCtrlRegs.PLLSTS.bit.DIVSEL = 0; EDIS; } // 前面条件都满足后，可以改变PLLCR[DIV] if (SysCtrlRegs.PLLCR.bit.DIV != val) { EALLOW; // 在设置PLLCR[DIV]前，要禁用主振荡器检测逻辑
《嵌入式系统设计（基于STM32F429）》 第8章课后题参考答案 1．系统时钟的三个输入选择分别是__HSI___、_HSE_、__PLLCLK__。 2．复位后，系统时钟源是___ HSI _____。 3．STM32F429微控制器内部的5个时钟源：HIS 、___ HSE _、LSI 、LSE 、__ PLLCLK ___ 4．RC 复位电路形式是什么？ 5．STM32F429微控制器中GPIO 、USART1和TIM1的时钟分别来自_HCLK_、_PCLK2__、__ PCLK2___。 6．阐述PLL 的倍频原理。 当锁相环处于锁定状态时，鉴相器（PD ）的两输入端一定是两个频率完全一样但有一定相位差的信号。如果它们的频率不同，则在压控振荡器（VCO ）的输入端一定会产生一个控制信号使压控振荡器的振荡频率发生变化，最终使鉴相器（PD ）的两输入信号（一个是锁相环的输入信号Ui, 一个是压控振荡器的输出信号Uo ）的频率完全一样，则环路系统处于稳定状态。基于此原理，如果在VCO 之后，加一个分频器（N 分频），在反馈回锁相环输入端，此时输出信号即为原来的N 倍。 7．请说明SYSCLK 、HCLK 、PCLK1及PCLK2这4个时钟之间的关系。 答： SYSCLK= HCLK 。 PCLK1及PCLK2的频率由RCC 时钟配置寄存器 (RCC_CFGR)的PPRE1和PPRE2两个位域决定。 默认系统复位后。 PCLK1= HCLK /4 PCLK2= HCLK /2 8．选择HSE 振荡器时钟（8MHz ）作为PLL 时钟源，并选择PLL 生成180MHz 的系统时钟，那么PLL 的分频因子M 、P 和倍频因子N ，可以分别是___8_____、____2____、____360____，系统时钟不分频产生AHB 时钟HCLK=180MHz 。当APB1总线4分频HCLK 时钟，PCLK1=___45__MHz ，当APB2总线
全数字锁相环原理及应用 摘要：首先介绍全数字锁相环的结构，及各个模块的作用，接着讲述全数字锁相环的工作原理，然后介绍在全数字锁相环在调频和解调电路、频率合成器中的应用。 关键字：全数字锁相环数字环路鉴相器数字环路滤波器数字压控振荡器 1.前言 锁相环(PLL ，Phase Locked Loop 技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(ADPLL ，All Digital Phase Locked Loop 与传统的模拟电路实现的PLL 相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D 及D/A 转换。随着通讯技术、集成电路技术的飞速发展和系统芯片的深入研究，全数字锁相环将会在其中得到更为广泛的应用。 2.全数字锁相环结构及原理 图1 数字锁相环路的基本结构
（1数字环路鉴相器（DPD ） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 （2 数字环路滤波器（DLF ） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网 络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL 满足预定的系统性能要求。 （3 数字压控振荡器（DCO ） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO ）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： （1 设输入信号ui （t 和本振信号（数字压控振荡器输出信号）u o （t 分别是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d （t。 （2 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u
应用于TD-LTE系统的Σ-Δ分数频率综合器研究 【摘要】频率综合器是射频前端电路中的关键模块之一,其作用是为无线收发机提供精确、易于控制、高频谱纯度的本振信号。它的设计面临小面积、高性能、高集成度和低功耗的挑战。针对频率综合器,本论文主要完成了以下工作:采用了一套模块级锁相环系统的电压域verilogA/verilog模型。这种分析方式使得本文能分析和预测各个噪声源对锁相环系统的影响,有助于提高仿真速度和尽早深入的了解电路特性并在系统级加以优化,而且还方便在设计后期对各个模块进行单独的分析与仿真。基于TSMC 0.13μm CMOS工艺,为TD-LTE终端射频芯片设计了一款Σ-Δ分数型频率综合器。论文针对宽频带、低相位噪声、低杂散、快速锁定等技术难点,采用了创新性的解决方案。基于TSMC 0.13μm CMOS工艺,为TD-LTE终端射频芯片设计了一款采样保持结构Σ-Δ分数型频率综合器。并针对面积、集成度等难点采用了一些解决方案。更多还原 【Abstract】 Freqency synthesizer is a key block in the wireless transceiver, which provides a precise, programmable and clean local oscillator signal. There exist many challenges like small layout area, high performance, high integration level and low power consumption. The principal contributions of this dissertation are described in the following.A set of behavioral voltage-domain verilogA/verilog models are used in
ADI官网下载了个资料，对于PLL学习和设计来说都非常实用的好资料，转发过来，希望对大家有帮助（原文链接 https://www.doczj.com/doc/3c19238685.html,/zh/content/cast_faq_PLL/fca.html#faq_pll_01） ?参考晶振有哪些要求？我该如何选择参考源？ ?请详细解释一下控制时序，电平及要求？ ?控制多片PLL芯片时，串行控制线是否可以复用？ ?请简要介绍一下环路滤波器参数的设置？ ?环路滤波器采用有源滤波器还是无源滤波器？ ?PLL对于VCO有什么要求？以及如何设计VCO输出功率分配器？ ?如何设置电荷泵的极性？ ?锁定指示电路如何设计？ ?PLL对射频输入信号有什么要求？ ?PLL芯片对电源的要求有哪些？ ?内部集成了VCO的ADF4360-x，其VCO中心频率如何设定？ ?锁相环输出的谐波？ ?锁相环系统的相位噪声来源有哪些？减小相位噪声的措施有哪些？ ?为何我测出的相位噪声性能低于ADISimPLL仿真预期值？ ?锁相环锁定时间取决于哪些因素？如何加速锁定？ ?为何我的锁相环在做高低温试验的时候，出现频率失锁？ ?非跳频（单频）应用中，最高的鉴相频率有什么限制？ ?频繁地开关锁相环芯片的电源会对锁相环有何影响？ ?您能控制PLL芯片了么？，R分频和N分频配置好了么？
?您的晶振输出功率有多大？VCO的输出功率有多大？ ?您的PFD鉴相极性是正还是负？ ?您的VCO输出频率是在哪一点？最低频率？最高频率？还是中间的某一点？VCO 的控制电压有多大？ ?您的PLL环路带宽和相位裕度有多大？ ?评价PLL频率合成器噪声性能的依据是什么？ ?小数分频的锁相环杂散的分布规律是什么？ ?到底用小数分频好还是整数分频好？ ?ADI提供的锁相环仿真工具ADISimPLL支持哪些芯片，有什么优点？ ?分频–获得高精度时钟参考源？ ?PLL，VCO闭环调制，短程无线发射芯片？ ?PLL，VCO开环调制？ ?时钟净化----时钟抖动（jitter）更小？ ?时钟恢复（Clock Recovery）？ 问题：参考晶振有哪些要求？我该如何选择参考源？ 答案：波形：可以使正弦波，也可以为方波。 功率：满足参考输入灵敏度的要求。
《电子测量与仪器》模拟试卷 一、填空题（每空 2 分，共40 分） 1.已知某色环电阻的色环从左到右分别为黄、紫、橙、金，则该色环电阻的阻值为 __47×103________欧姆，允许误差为___±5%_____________。 2.被测量的测量结果量值含义有两方面，即_数值_和用于比较的___单位____名称。 3.静电偏转型电子射线示波管从结构上看主要由三部分组成，即电子枪、__偏转系统_和_____荧光屏___。其中电子枪又由_灯丝（F）____、__阴极（K）__、控制栅极（G）、第一阳极（A1）、第二阳极（A2）和___后加速极（A3）________等六部分组成。 4.通用示波器结构上包括_水平通道（或X轴系统）___、__垂直通道_________和_______Z通道____三个部分。 5.用模拟万用表电阻挡交换表笔测量二极管电阻两次，其中电阻小的一次黑表笔接的是二极管的_______正（或阳）_____极。 6.数字万用表表笔与模拟万用表表笔的带电极性不同。对数字万用表红表笔接万用表内部电池的_____正_______极。 7.某DVM的最大读数容量为19999，则该表属于___________位表，在0.2V量程的分辨力为____________μV。 8.测量网络的幅频特性通常有两种方法，它们是______点频____测量法和______扫频______测量法。 9.对以下数据进行四舍五入处理，要求小数点后只保留2位。 32.4850=__32.48___；200.4850000010=____200.49______。 二、选择题（每题3分，共30分） 1、用示波器李沙育图形法测频率，在X-Y显示方式时，如果X轴和Y轴分别加上正弦波信号，若显示的图形为一个向左倾斜的椭圆，则fy/fx (即Y轴信号频率与X轴信号频率之比)为：（） A、2﹕1 B、1﹕1 C、3﹕2 D、2﹕3 2、将XD-22A型低频信号发生器的“输出衰减”旋钮置于60dB时，调节“输出细调”旋钮使指示电压表的读数为5V，则实际输出电压为（） A、5mV B、50mV C、5V D、500mV 3、已知某电阻符号为“” ，则该电阻的功率为（）
锁相环原理 一、锁相环是什么？ 锁相环是一种利用相位同步产生电压，去调谐压控振荡器以产生目标频率的负反馈控制系统。 锁相环就是通过负反馈控制系统，让压控振荡器的固有振荡频率fo 和输入的参考信号fi 的相位保持在误差允许范围内，从而让振荡频率fo达到和参考信号fi 同步相位频率的目的。一般来说，参考信号fi 的信号特性更好，通过锁相系统提高振荡频率fo的信号特性，同时还可以将参考信号fi 转化为你想要的任意（最好整数倍）频率信号。 二、基本理论 1.工作原理 最基础的锁相环系统主要包含三个基本模块：鉴相器（Phase Detector：PD）、环路滤波器（L00P Filter：LF）其实也就是低通滤波器，和压控振荡器（Voltage Controlled Oscillator：VCO）。有了这三个模块的话，最基本的锁相环就可以运行了。但我们实际使用过程中，锁相环系统还会加一些分频器、倍频器、混频器等模块。（这一点可以类比STM32的最小系统和我们实际使用STM32的开发板）我们从锁相系统开始运行的那一刻进行分析，这个时候鉴相器有两个输入信号，一个是输入 的参考信号Vin,另一个是压控振荡器的固有振荡信号Vout。这个时候由于两个信号的频率不 相同，会因为频差而产生相位差，如果不对压控振荡器进行任何操作，那么相位差会不断累积，从而跨越2Π角度，从零重新开始测相位，如图3所示。这便是测量死区，明明相位在不断变大，但鉴相器只能测出0~2Π的范围，测出的相位差最大便是２Π，这样就导致了鉴相器的输出电压只能在一定的范围内波动。理想状态是让这两个信号的相位差一直保持在2Π的范围内，不进入测量死区。那么在系统刚开始的时候，鉴相器测出两个信号的相位差，将相位差时间信号转化为误差电压信号输出（具体转化过程见鉴相器讲解）。通过环路滤波器
锁相环的工作原理讲解 锁相环（Phase-locked loop，简称PLL）是一种常用的控制系统，它通过对输入信号进行频率和相位的调整，使其与参考信号同步。锁相环广泛应用于通信、测量、数据采集等领域，具有高精度、稳定性好等优点。 锁相环的工作原理可以简单地描述为三个主要步骤：相比较、滤波和控制。首先，输入信号和参考信号经过相比较器进行相位比较，产生一个误差信号。然后，误差信号经过滤波器进行滤波处理，得到一个稳定的控制信号。最后，控制信号通过控制器对振荡器进行调整，使得输出信号与参考信号同步。 在锁相环中，相比较器是关键的元件之一。相比较器将输入信号与参考信号进行相位比较，产生一个差异信号。这个差异信号代表了输入信号与参考信号之间的相位偏差。根据这个相位偏差，锁相环可以控制振荡器的频率和相位，使得输入信号与参考信号同步。 滤波器是另一个重要的组成部分。它的作用是对误差信号进行滤波处理，去除高频噪声和杂散信号，得到一个稳定的控制信号。滤波器通常采用低通滤波器的形式，只允许通过低频信号，抑制高频信号的干扰。滤波器的设计要考虑到系统的带宽和稳定性。 控制器根据滤波后的误差信号来调整振荡器的频率和相位。控制器通常采用比例-积分-微分（PID）控制算法，根据误差信号的大小和
变化率来调整振荡器的输出。PID控制器具有响应快、稳定性好的特点，可以使锁相环快速跟踪参考信号。 除了上述的基本组成部分，锁相环还可以包括频率分频器、倍频器、反相器等附加元件，用于实现更复杂的功能。例如，频率分频器可以将输入信号的频率降低到锁相环的工作范围内；倍频器可以将振荡器的输出信号进行倍频，得到更高频率的信号。这些附加元件可以根据具体的应用需求进行选择和配置。 锁相环具有很多应用，其中一个典型的应用是频率合成器。频率合成器可以通过锁相环的频率调整功能，将多个不同频率的信号合成为一个特定频率的信号。这在通信系统中非常常见，可以用于频率调制、解调、时钟同步等方面。 另一个重要的应用是时钟恢复。在数字通信系统中，接收端需要恢复发送端的时钟信号，以正确地解析接收到的数据。锁相环可以通过对接收到的数据进行相位比较，从而恢复出发送端的时钟信号。这在高速通信系统中非常重要，可以提高数据传输的可靠性和稳定性。 锁相环是一种常用的控制系统，通过对输入信号的相位和频率进行调整，使其与参考信号同步。锁相环的工作原理包括相比较、滤波和控制三个主要步骤。锁相环具有广泛的应用，包括频率合成、时钟恢复等领域。通过深入理解锁相环的工作原理，可以更好地应用
matlab 锁相环频率提升响应概述及解释说明 1. 引言 1.1 概述 本文主要介绍了Matlab锁相环（Phase-Locked Loop，简称PLL）在频率提升响应方面的概念及其解释说明。首先，我们将对锁相环的基础知识进行讲解，包括其原理概述和在频率提升中的应用。接下来，我们将详细探讨Matlab工具在锁相环设计中的使用方法。然后，我们将重点解释频率提升响应的概念，并阐述其作用与意义。最后，我们会分析不同情况下频率提升响应的变化规律。 1.2 文章结构 本文包含以下几个部分：引言、Matlab锁相环基础知识、频率提升响应的解释说明、实例分析与结果讨论以及结论与展望。其中，在“引言”部分，我们将对文章进行一个整体性的介绍；而“Matlab锁相环基础知识”一节将从锁相环原理、频率提升应用和Matlab工具三个方面进行详细阐述；“频率提升响应的解释说明”一节将通过解释频率提升概念、探讨其作用与意义以及阐明变化规律等来深入理解这一概念；“实例分析与结果讨论”一节将通过设计并实现一个基于Matlab的锁相环系统，进而分析实验数据，探讨频率提升响应的影响因素和优化方法；最后，在“结论与展望”部分，我们将对全文进行总结归纳，同时给出未来研究方向和发展趋势的建议。
1.3 目的 本文旨在全面介绍Matlab锁相环在频率提升响应方面的相关知识。通过阅读本文，读者可以了解到锁相环的基本原理和频率提升的应用场景，并且能够掌握利用Matlab工具进行锁相环设计的方法。此外，本文还旨在深入解释频率提升响应的概念、作用与意义，并通过实例分析和结果讨论来加深对其变化规律及其影响因素和优化方法等方面的理解。最终，我们希望通过这篇文章能够为读者提供关于锁相环和频率提升响应方面的启示与指导，并引起对未来研究方向和发展趋势的思考和探讨。 2. Matlab锁相环基础知识： 2.1 锁相环原理概述 锁相环（Phase-Locked Loop，简称PLL）是一种用于提取、追踪和调整信号相位的电路或系统。它由相位比较器、低通滤波器和振荡器组成。其基本原理是通过不断比较输入信号与振荡器产生的参考信号的相位差，然后根据比较结果调整振荡器频率，使得输入信号与参考信号保持同步。 2.2 锁相环在频率提升中的应用 在频率提升中，锁相环可被用于将低频信号转换为高频信号。通常情况下，低频信号通过倍频电路进行多次倍频以获得所需的高频输出。然而，这种方法容易引入较大的谐波成分和噪声干扰。锁相环可通过负反馈结构实现精确控制，并在倍频过程中补偿非线性变化。
云台维修常见问题解答 一个云台在使用后不久就运转不灵或根本不能转动，是云台常见的故障。这种情况的出现除去产品质量的因素外，主要是以下各种原因造成的： 1 只允许将摄像机正装（即摄像机坐在云台转台的上部）的云台，在使用时采用了吊装的方式（即将摄像机装在云台转台的下方）。在这种情况下，吊装方式导致了云台运转负荷加大，故使用不久就会导致云台的传动机构损坏，甚至烧毁电机。2 A、摄像机及其防护罩等总重量超过云台的承重。特别是室外使用的云台，往往防护罩的重量过大，常会出现云台转不动（特别是垂直方向转不动）的问题。室外云台因环境温度过高、过低、防水、防冻措施不良而出现故障甚至损坏。3 B、距离过远时，操作键盘无法通过解码器对摄像机（包括镜头）和云台进行邑。这主要是因为距离过远时，控制信号衰减太大，解码器接受到的控制信号太弱引起的。这时应该在一定的距离上加装中继盒以放大整形控制信号。4 C、监视器的图像对比度太小，图像淡。这种现象如不是控制主机及监视器本身的问题，就是传输距离过远或视频传输线衰减太大。在这种情况下，应加入线路放大和补偿的装置。5 D、图像清晰度不高、细节部分丢失、严重时会出现彩色信号丢失或色饱和度过小。这是由于图像信号的高频端损失过大，以致3MHz以上频率的信号基本丢失造成的。这种情况或因传输距离过远，而中间又无放大补偿装置；或因视频传输电缆分布电容过大；或因传输环节中在传输线的芯线与屏蔽线间出现了集中分布的等效电容造成的。6 E、色调失真。这是在远距离的视频基带传输方式下容易出现的故障现象。主要原
因是由传输线引起的信号高频段相移过大而造成的。这种情况应加相位补偿器。7 F、操作键盘失灵。这种现象在检查连线无问题时，基本上可确定为操作键盘“死机”造成的。键盘的操作作用说明上，一般都有解决“死机”的方法，例如“整机复位”等方式，可用此方法解决。如无法解决，就可能是键盘本身损坏了。8 G、主机对图像的切换不干净。这种故障现象的表现是在选切后的画面上，叠加有其它画面的干扰，或有其它图像的行同步信号的干扰。这是因为主机的矩阵切换开关质量不良，达不到图像之间隔离度的要求所造成的。如果采用的是射频传输系统，也可能是系统的交扰调制和相互调制过大而造成的。 注意事项 表现为受控的云台或电动镜头有时可正常动作，有时则不能（或延时）动作，或是动作之后停不住，这主要原因是通信线路有问题。在确认接线无误、线路无误的情况下，检查解码器上RS-485通信终端匹配电阻（120Ω）。或断开主机接口和最远端匹配电阻，用万用表测量单个通信片的端脚直流电阻RD及整个系统的通信端口的直流电阻R2，并与理论计算进行比较（R2=R0/n，其中n为整个系统中所并接的解码器的数量），如果差异过大，则可认定是通信芯片有问题，并通过逐点排除法找到有问题的芯片。如果通信线路有很多支路，可以断开各支路来判断通信故障的大概范围。 云台水平方向的自动回扫功能并不是为了24小时接连不断地运转而设计的。这样做会使云台电机运转过度。我们不赞成一天内云台水平方向自动回扫超过12小时。云台由于水平方向连续自动回扫而造成的云台电机损坏，不在生产商的保质范围。我们建议使用更多的摄像机替代水平自动回扫云台。因为摄像机的成本要低些，同时其可*性也得到增强。带有水平垂直方向扫描预置功能的云台，若长时间让云台在各预置点之间来回旋转，自动扫描，同样会造成云台电机的损坏，这也不在生产商的保质范围内。
一、液晶显示器的主要技术指标 1、尺寸和显示屏 一般LCD显示器(即LCD屏)的对角线尺寸有以下几种：14"、15"、15.1"、17"、17 .1"。 本机为15"(304.1×228 .1mm)。 现在的LCD显示屏均采用薄膜晶体管有源矩阵显示屏(TFT Active Matrix Panel)、所有 R、G、B 像素中的每一个颜色的像素均由1 个TFT(薄膜晶体管)来控制，数百万个TFT构成一个有源矩阵，成为LCD屏。 2、点距 水平点矩指每个完整像素(含R、G、B)的水平尺寸，垂直点距指每个完整像素的垂直 尺寸。例如本机采用1024×768个像素的LCD屏，尺寸为15"(304.1mm×228.1mm)，则水平点距=304.1mm÷1024=0.297mm，垂直点距=228.1÷768=0.297mm。 3、分辨率、刷新率(场频)、行频、信号模式 LCD屏的分辨率是指液晶屏制造所固有的像素的列数和行数，如1024×768(多为15"，能 满足XGA信号模式要求)，800×600(多为14"，能满足SVGA信号模式要求。)分辨率越高，清晰度越好。刷新率即显示器的场频。刷新率越高，显示图像的闪动就越小。 LCD显示器的最高场频和最高行频，主要由液晶屏的技术参数所决定。本机的LCD屏 允许的最高行频为80KHz，最高场频为75Hz。 在LCD显示的分辨率、行频和刷新率确定后，其接收的最高信号模式就明确了，现 LCD显示器一般有以下2种产品，本产品属第一种。 15" XGA 1024×768 75Hz 60KHz (行频60KHz、场频75Hz) 17" SXGA 1280×1024 75Hz 80KHz (行频80KHz、场频75Hz) 4、对比度 对比度是表现图象灰度层次的色彩表现力的重要指标，一般在200∶1~400∶1之间，越 大越好。 5、亮度 亮度是表现LCD显示器屏幕发光程度的重要指标，亮度越高，对周围环境的适应能力 就越强。一般在150~350cd/m2之间，越大越好。 6、显示色彩 LCD显示器的色彩显示数目越高，对色彩的分辨力和表现力就越强，这是由LCD显示 器内部的彩色数字信号的位数(bit)所决定的。本显示器内采用的是R(8bit)、G(8bit)、 B(8bit)的数字信号，则显示色彩数目为28×28×28=224=16.7M。 7、响应时间 由于液晶材料具有粘滞性，对显示有延迟，响应时间就反映了液晶显示器各像素点的 发光对输入信号的反应速度。它由两个部份构成，一个是像素点由亮转暗时对信号的延迟时间tr(又称为上升时间)，二个是像素点由暗转亮时对信号的延迟时间tf(又称为下降时间)，而响应时间为两者之和，一般要求小于50ms。 8、可视角度 可视角度是指站在距LCD屏表面垂线的一定角度内仍可清晰看见图象的最大角度，越 大越好。 9、整机功耗 一般要求工作时≤30W，省电时≤3W。 10、其它：安规认证CCC、UL、 二、电路工作原理提要
实验一 1. 根据实验观察和纪录回答： （1）不归零码和归零码的特点是什么？ （2）与信源代码中的“ 1”码相对应的AMI码及HDB码是否一定相同？ 答： 1）不归零码特点：脉冲宽度•等于码元宽度Ts 归零码特点：.v Ts 2）与信源代码中的“ 1 ”码对应的AMI码及HDB码不一定相同。因信源代码中的 “1”码对应的AMI码“ 1”、“-1 ”相间出现，而HDB3码中的“ 1 ”，“-1 ”不但与信源代码中的“ 1”码有关，而且还与信源代码中的“0 ”码有关。举例： 信源代码 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 AMI 1 0 0 0 0 -1 1 0 0 0 0 -1 0 0 0 0 0 1 HDB 1 0 0 0 1 -1 1 -1 0 0 -1 1 0 0 0 1 0 -1 信息代码0 1 1 1 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 AMI 0 1 -1 1 0 0 -1 0 0 0 0 0 1 -1 0 0 0 0 1 0 0 0 0 0 HDB 3 0 1 -1 1 0 0 -1 0 0 0-1 0 1 -1 1 0 0 1 -1 0 0 0 2.设代码为全1, 全0 及0111 0010 0000 1100 0010 0000 代码和波形。 答： 信息代码1 1 1 1 1 11 AMI 1-1 1-1 1-1 1 HDB 31-1 1-1 1-1 1 信息代码0 0 0 00 0 0 00 0 0 0 0 AMI0 0 0 0 0 0 00 0 0 0 00 HDB 3 0 0 0 1 -1 0 0 1 -1 0 0 1 -1 ，给出AMI及HDB码的 -1 0 3•总结从HDB码中提取位同步信号的原理。 HDB 3中不含有离散谱f s（f S在数值上等于码速率）成分。整流后变为一个占空比等于0.5的单极性归零码，其连0个数不超过3,频谱中含有较强的离散谱f s成分，故可通过窄带带通滤波器得到一个相位抖动较小的正弦信号，再经过整形、移相后即可得到合乎要求的位同步信号。
《通信电路与系统》课程期末复习模拟题及参考解答 1．丙类谐振功率放大器使用 LC 回路 作为负载，其耦合电路的作用是 阻抗匹配 和 谐振滤波 。 2．对已调波进行高频功率放大，考虑到提高放大效率和避免波形明显失真的要求，放大AM 信号宜采用 乙 类放大方式，放大FM 信号宜采用 丙 类放大方式。 3．处于锁定跟踪状态的锁相环路，其相位闭环传递函数H (s )具有 低通 特性。 4．石英晶体谐振器在串联型晶体振荡器中等效为 短路 元件，在并联型晶体振荡器中等效为 高Q 值电感 元件。 5．AM 电压()11()10.4cos 0.3cos2cos c u t t t t ω=+Ω+Ω (V)，且1c ω>>Ω，该AM 波在单位电阻上的平均功率为 0.5625 W 。 6．超外差接收机中频=-I L s f f f ，中频=I f 465 kHz ，当接收载波频率s f 为 640kHz 的电台信号时，可能会听到 1570 kHz 处的镜像频率干扰信号。 7．在相同的接收信噪比和码速率条件下，采用相干接收的2ASK 、2FSK 和2PSK 系统中，误码率最低的是 2PSK ；误码率最高的是 2ASK 。 8．间接调频原理是先对调制信号 积分 ，再进行 调相 。 9．在由高放、混频、本振、中放、检波电路组成的超外差接收机中，其中的 混频 、 本振 和 检波 电路属于非线性电路。 10．线性无源网络的环境温度T e 和网络本身的等效噪声温度T n 均为290ºK ，则该网路 的噪声系数F 为 2 （或3dB ） 。 11．鉴相器的两个输入比相信号的 频率 应相同；当两个比相信号相差很小时，鉴相 输出电压近似比例于 两个信号的相差 。 12．包络检波器如题12图所示。并联LC 回路调谐于640kHz s f =，其空载品质因数080Q =、空载谐振电阻 020k R =Ω。负载电阻10k L R =Ω，检 波器电压传输系数0.8≈d K 。试求： （1）检波器的输入电阻i R （2）LC 回路3dB 通频带B 的近似值 （3）()5()0.5cos 2 6.410s i t t π=⨯⨯（mA ）时的o u 值 （4）()45 ()0.510.3cos 10cos 2 6.410s i t t t ππ⎡⎤=+⨯⨯⎣⎦ （）（mA ）时的o u 表达式 ()s i t ()s u t + - L C o u + - L C L R D 题12图 i R
高频电路（仿真）实验讲义 物理与电子工程学院 电子信息科学与技术 2014年9月
实验一、共射级单级交流放大器性能分析 一、实验目的 1、学习单级共射电压放大器静态工作点的设置与调试方法。 2、学习放大器的放大倍数（A u）、输入电阻（R i）、输出电阻（R o）的测试方法。 3、观察基本放大电路参数对放大器的静态工作点、电压放大倍数及输出波形的影响。 4、熟悉函数信号发生器、示波器、数字万用表和直流稳压电源等常用仪器的使用方法。 二、实验原理 如图所示的电路是一个分压式单级放大电路。该电路设计时需保证U B>5～10U BE， I1≈I2>5～10I B，则该电路能够稳定静态工作点，即当温度变化时或三级管的参数变化时，电路的静态工作点不会发生变化。 U B=错误!未找到引用源。V CC I C错误!未找到引用源。I E错误!未找到引用源。 由上式可知，静态工作时，U B是由R1和R2共同决定的，而U BE一般是恒定的，在0.6到0.7之间，所以I C、I E只和有关。 当温度变化时或管子的参数改变时（深究来看，三极管的特性并非是完全线性的，在很多的情况下，必须计入考虑），例如，管子的受到激发而I C欲要变大时，由于R E的反馈作用，使得U BE节压降减小，从而I B减小，I C减小，电路自动回到原来的静态工作点附近。所以该电路不仅有较好的温度稳定性，还可以适应一定非线性的三极管，前提是只要电路设计的得当。 调整电阻R1、R2，可以调节静态工作点高低。若工作点过高，使三极管进入饱和区，则会引起饱和失真；反之，三极管进入截止区，引起截止失真。 图1-1 分压式单级放大电路 如图1-1，C1、C2为耦合电容，将使电路只将交流信号传输到负载端，而略去不必要的直流信号。发射极旁路电容C E一般选用较大的电容，以保证对于交流信号完全是短路的，即相当于交流接地。也是防止交流反馈对电路的放大性能造成影响。电路的放大倍数A U=错误!未找到引用源。，输入电阻R i=R1∥R2∥r be，输出电阻R O=R L’，空载时R O=R C。 当发射极电容断开时，在发射极电容上产生交流负反馈，电压的放大倍数为A U=错误!未找到引用源。，输入电阻R i=R1∥R2∥[错误!未找到引用源。]。输出电阻仍近似等于集电极负载电阻。 三、实验内容 （一）如图1-2所示，建立放大电路，进行静态分析。
锁相环的理论 锁相环作为一个系统，主要包含三个基本模块：鉴相器(Phase Detector ：PD)、低通滤波器(LowPass Filter ：LPF)，亦即环路滤波器(L00P Filter ：LF )，和压控振荡器(V oltage Controlled Oscillator ：VCO )。这三个基本模块组成的锁相环为基本锁相环，亦即线形锁相环(LPLL)，如图2．1所示。 图2.1锁相环原理图 当锁相环开始工作时，输入参考信号的频率1f 与压控振荡器的固有振荡频率o f 总是不相同的，即1o f f f ∆=-，这一固有频率差1o f f f ∆=-必然引起它们之间的相位差不断变化，并不断跨越2π角。由于鉴相器特性是以相位差2π为周期的，因此鉴相器输出的误差电压总是在某一范围内摆动。这个误差电压通过环路滤波器变成控制电压加到压控振荡器上，使压控振荡器的频率o f 趋向于参考信号的频率i f ，直到压控振荡器的频率变化到与输入参考信号的频率相等，并满足一定条件，环路就在这个频率上稳定下来。两个频率之间的相位差不随时间变化而是一个恒定的常数，这时环路就进入“锁定”状态。 当环路已处于锁定状态时，如果输入参考信号的频率和相位发生变化，通 过环路的控制作用，压控振荡器的频率和相位能不断跟踪输入参考信号频率的变化而变化，使环路重新进入锁定状态，这种动态过程称为环路的“跟踪”过程。而环路不处于锁定和跟踪状态，这个动态过程称为“失锁”过程。
从上述分析可知，鉴相器有两个主要功能：一个是频率牵引，另一个是相位锁定。实际中使用的锁相环系统还包括放大器、分频器、混频器等模块，但是这些附加的模块不会影响锁相环的基本工作原理，可以忽略。 2.1 锁相环的工作原理 锁相环作为一个系统，主要包含三个基本模块：鉴相器【4】、低通滤波器，亦即环路滤波器，和压控振荡器。在本节首先分析鉴相器、环路滤波器和压控振荡器. 2.1.1 鉴相器 锁相环中的鉴相器（PD ）通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图示： ()O U t () i U t () D U t 图2.2 模拟鉴相器电路 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： ()sin[()]i m i i u t U t ωθ=+ （2.1） ()sin[()]o om o o u t U t ωθ=+ （2.2） 式中的O ω为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压D U 为：
参考答案 第一章习题解答 1.1 解：测量是人类认识和改造世界的一种重要手段。测量是通过实验方法对客观事物取得定量数据的过程。其实测量和我们每个人都有着密切的联系，人们或多或少都对它有一定的了解。关于测量的科学定义，可以从狭义和广义两个方面进行阐述。狭义而言，测量是为了确定被测对象的量值而进行的实验过程。在测量过程中，人们借助专门的设备，把被测对象直接或间接地与同类已知单位进行比较，取得用数值和单位共同表示的测量结果。广义而言，测量不仅对被测的物理量进行定量的测量，而且包括对更广泛的被测对象进行定性、定位的测量。例如，故障诊断、无损探伤、遥感遥测、矿藏勘探、地震源测定、卫星定位等。 电子测量是泛指以电子技术为基本手段的一种测量技术。它是测量学和电子学互相结合的产物；也是在科学研究、生产和控制中，人们为了对被测对象所包含的信息进行定性分析、定量掌握所采取的一系列电子技术措施；是分析事物，做出有关判断和决策的依据。在电子测量过程中，以电子技术理论为依据，以电子测量仪器为手段，对各种电量、电信号、电路特性和元器件参数进行测量，还可以通过传感器对各种非电量进行测量。 严格地讲，电子测量是指利用电子技术对电子学中有关物理量所进行的测量。
1.2 解：电子测量的范围十分广泛，从狭义上来看，对电子学中电的量值的测量是最基本、最直接的电子测量，其内容有以下几个方面： (1)电能量的测量，如测量电流、电压、功率等。 (2)电子元件和电路参数的测量，如测量电阻、电容、电感、品质因数及电子器件的其他参数等。 (3)电信号的特性和质量的测量，如测量信号的波形、频谱、调制度、失真度、信噪比等。 (4)基本电子电路特性的测量，如测量滤波器的截止频率和衰减特性等。 (5)特性曲线的测量，如测量放大器幅频特性曲线与相频特性曲线等。 1.3 解：精密度(δ)说明仪表指示值的分散性，表示在同一测量条件下对同一被测量进行多次测量时，得到的测量结果的分散程度。它反映了随机误差的影响。 正确度(ε)说明仪表指示值与真值的接近程度。所谓真值，是指待测量在待定状态下所具有的真实值大小。正确度反映了系统误差(如仪器中放大器的零点漂移、接触电位差等)的影响。 准确度(τ)是精密度和正确度的综合反映。准确度高，说明精密度和正确度都高，也就意味着系统误差和随机误差都小，因而最终测量结果的可信度也高。
锁相与频率合成技术 实验指导书覃远年田克纯王吉平编 桂林电子科技大学通信实验中心 2007年 9月 实验一锁相环实验 一、实验目的: 1、掌握锁相环路的构成、工作原理、环路部件特征测量; 2、理解并建立二阶环路的线性化相位模型; 3、掌握环路捕捉过程和同步过程,掌握锁相环路工作的物理实质; 4、学会测量一个实际环路的基本性能。 二、实验内容 1、用示波器观察正弦鉴相特性鉴相器的鉴相波形(P404 ; 2、观察环路接近入锁时刻的差拍波形(P405 ; 3、改变压控振荡器 VCO 的控制电压,观察 VCO 的压控特性(V-f 关系 ; 4、改变环路滤波器 LF 的参数,观察其对 LF 的同步范围和捕捉范围的影响; 5、观察环路开环和闭环的时候,各测试点的不同的波形; 三、实验仪器与设备 1、双路稳压电源一台 2、双踪示波器一台
3、信号源一台 4、小平口螺丝刀一把 5、锁相环与频率合成器实验模块一块 四、实验原理 锁相环路实质是一个负反馈的相位差自动调节系统。 1、锁相环路的构成 图 1 锁相环基本框图 (1 鉴相器 鉴相器是相位差转换成电压的变换器(θe / V变换器、相差 /电压变换器 , 它把两个信号 U 2(t 和 U 1(t 的相位进行比较 , 产主对应于两个信号相位差θe 的误差电 Ud (t 。 图 2(a 鉴相器模型
图 2(b 异或门鉴相曲线图 2(c 数字比相器的鉴频鉴相曲线 如图 2的数字比相器,其特性可以理解为: ①对于相位跳变信号 , 如 f1输入已调 2PSK 信号 , f2输入载波信号 , 则鉴相器的输入输出信号为: 图 3 f 1 :PSK 信号
PLL(锁相环电路原理及设计[收藏] PLL(锁相环电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环(相位锁栓回路，PhaseLockedLoop技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一 PLL(锁相环电路的基本构成 PLL(锁相环电路的概要 图1所示的为PLL(锁相环电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率成为一致。 PLL(锁相环可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。
课程名称： 高频电子线路 考试对象：08电子本、电科本 试卷类型： 1 考试时间： 120 分钟一 、填空题（本题共有30个空，每空 1 分，共 30 分） 1. 串联谐振回路谐振时 电抗 为零，回路 电阻 最小，回路 电流 最大。 2. 回路的Q 值与通频带成 反 比，Q 值越高，通频带 越窄 ，回路的选择性越好 。 3. 石英晶体具有 压电 效应，石英晶体谐振器有 串联 和并联 两个谐振频率。 4. 谐振放大器不稳定的主要原因在于晶体管中re y 的存在，单向化的方法有 中和法 和失配法 。 5. 晶体管的噪声主要有 热噪声 、 散粒噪声 、 分配噪声 、和 1/f 噪声 。 6. 混频器本身的特性所产生的干扰是 组合频率干扰和 副波道 干扰。 7.谐振功率放大器的三种工作状态为 临界 、过压 、和欠压。一般工作在 临 界 状态；集电极调幅时应工作在 过压 状态，基极调幅时应工作在 欠压 状态 。 8. 根据控制对象参量的不同，反馈控制电路可以分为三类，它们分别是___AGC___ 、___AFC___ 和___APC___ 。 9. 有一载频均为10MHz 的AM 、PM 、FM 波，其调制电压均为3 ()0.3cos 4 10()v t t V πΩ=⨯。调角时，频偏5m f kHz ∆=，则AM 波的带宽为 4kHz ，FM 波的带宽为 14kHz ，PM 波的带宽为 14kHz 。 二、判断题（本题共有10个小题，每题1.5分，共15分） 1.LC 并联谐振回路发生谐振时，回路电压达到最大。（ ） 2.双调谐回路小信号调谐放大器的性能比单调谐回路放大器优越。（ ） 3.要产生频率稳定度高的正弦信号应采用LC 振荡器。( ) 4.为使放大器工作在丙类工作状态，则基极偏压应为正向偏置。（ ） 5.LC 谐振滤波器比石英晶体滤波器的滤波性能好。（ ） 6.高频功率放大器为大信号输入，常用的分析方法为折线分析法。（ ） 7.混频器、调幅器和振幅检波是利用非线性元件的平方项。 8.电视机中的图像信号为单边带调幅，声音信号为调频。 9.调频波与单边带调幅波比较，调频波的带宽较窄，频带利用率高。 10.利用锁相环法可以实现频率合成器。（ ） 三、简答题(本题有三个小题，每题5分，共15分) 1.无线电信号为什么需要高频载波才能发射？ 2.变频器的任务是什么，为什么说变频器是超外差接收机的核心？ 3.丙类放大器为什么一定要用调谐回路作为集电极负载？回路为什么一定要调到谐振状态？回路失谐会产生什么结果？ 四、在图1中，设工作频率30f MHz =，晶体管的正向传输导纳 58.3, 1.2,12,400,9.5fe ie ie oe oe y mS g mS C pF g S C pF μ=====，回路电感 1.4L H μ=,接入系数 121,0.3p p ==，空载品质因数0100Q =（0re y =）。 1.级放大器的y 参数等效电路并计算出在谐振时的电压增益0v A （5分） 2.谐振时回路外接电容C （3分） 3．回路带宽（2分） 五、若超外差接收机工作频段为0.55-25MHz,中频为455KHz ，本振频率大于信号频率，试问在工作波段内那些频率上可能出现较大的组合频率干扰（6p q +≤）。（8分） 六、某电压 u(t)=3cos4600 π t+12cos4800 π t+3cos5000 π t (V), 问 : 1.u(t) 属于那种调制波 ? 请写出其标准形式 。（2分） 2.指出载波振幅 V 0 和调制度 m, 并画出频谱图 。（2分） 3.将此电压加于 1Ω 电阻 , 一个周期内将产生多大的平均总功率 ? （2分） 七、谐振功率放大器中 , 已知 24,2,70,82.5%o CC o c c V V P W θη==== 。 试求功率放大器中 max 1,,,,,co c cm c cm P I i I P V =（已知01(70)0.25,(70)0.44o o αα==）。（共8分） 八、有一鉴频器的鉴频特性如下图2所示，鉴频器的输入电压为 63()3cos(21010sin 210)f v t t t ππ=⨯+⨯Ｖ，试求鉴频跨导以及输出信号电压。（8分） /f KHz 图2