数字逻辑电路
—课程设计报告
数字逻辑课程设计报告
-----多功能数字钟的实现
一．设计目的：
1.学会应用数字系统设计方法进行电路设计。
2.进一步提高MaxplusII软件开发应用能力。
3.培养学生综合实验能力。
二．实验仪器与器材：
1、开发软件 MaxplusII软件
2、微机
3、ISP实验板 SE_3型ISP数字实验开发系统
4、打印机
三．实验任务及要求
设计一个多功能数字钟：
1.能进行正常的时、分、秒计时功能。
1）用M6M5进行24进制小时的显示；
2）用M4M3进行60进制分的显示；
3)用M2M1进行60进制秒的显示。
2.利用按键实现“校时”、“校分”和“秒清单”功能。
1)按下SA键时，计时器迅速递增，按24小时循环，并且计满23时回到00。
2)按下SB键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。
3)按下SC，秒清零。要求按下“SA”或“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须对“SA”“SB”进行消抖动处理。）
3.能利用实验板上的扬声器作整点报时功能。
1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500Hz。
2）到达59分60秒时为最后一声整点报时。整点报时的频率为1Kz。
4.能闹时
1）闹时的最小时间间隙为10分钟。
2）闹时长度为1分钟。
3）闹时声响是单频的。
5．用MaxplusII软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。
1）通过语言实现各模块的功能，然后再画出该电路的顶层图。
2）消抖电路可以通过设计一个D触发器来实现，SA、SB、SC等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。
3）其他的计时功能、显示功能、多路选择功能、分频功能、报时功能和闹时等功能模块都用VHDL语言实现。简单的与非门是调用系统内部的元件。
四、设计说明
多功能数字钟的顶层图为：
模块功能如下：
1. 计数器、分计数器、时计数器组成了最基本的数字钟计时电路，其输出本应都连接到一个六选一多路选择器上，作为该选择器的输入。但由于考虑到之后的闹时模块有一个时间比较模块，故而将计数器的所有时间输出都先连接到比较器上，然后再连接到六选一的多路选择器上。
2. 频率分频器可分频出标准的1Hz频率信号，用于秒计数的时钟信号；分频出4Hz
频率信号，用于校时，校分的快速递增信号。分频出的64Hz频率信号用于对按动“校时”、“校分”按键消除抖动。
3．select2_1_31是二选一数据选择器，用于对校时、校分与正常计时的选择。
4. D触发器实际上是用来完成消除抖动的。64Hz作为该触发器时钟，SA、SB、SC是包含着抖动的输入信号，而模块的输出则是一个边沿整齐的输出信号。
5.整点报时电路需要500Hz通过一个组合电路完成功能，前五声讯响功能报时电路还需用一个触发器来保证整点报时的时间为1秒。
6、闹时模块闹时时间长度为1分钟，频率为512Hz。是由一个时间设定模块和一个时间比较模块来完成的。
五框图及相关模块说明：
1、总体框图：
说明：程序在编译后进行下载，自动进入计时状态，sa,sb可分别调时、分两个状态；sc用来对秒进行清零操作；set用来调节闹钟的时间，当set拨开时，sa、sb分别调闹时的时、分两个状态，当set关闭时，sa、sb分别调正常计时的时、分的两个状态；se用于快速结束闹铃，即可以实现提前终止闹铃的功能。
2、模块说明：
1计时模块：
a计时模块VHDL源程序:
计时模块主要完成正常计时功能，它通过小时分钟和秒的关系来完成计时。即由两个模60的计数器和一个模24的计数器，经过联合来完成，其联系模块可在顶层图中看出。计时模块的VHDL源程序为：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt60_31 is -----分和秒的计数
port (clk:in std_logic;
clear:in std_logic;
c:out std_logic;
k1,k0:out std_logic_vector(3 downto 0));
end cnt60_31;
architecture cnt of cnt60_31 is
signal q1,q0:std_logic_vector(3 downto 0);
begin
process(clk,clear)
begin
if(clear='1')then
q1<="0000";q0<="0000";c<='0';
else
if(clk'event and clk='1')then
if(q1="0101" and q0="1001")then-----到59
q1<="0000";q0<="0000";c<='1';
elsif(q1<"0101" and q0="1001")then
q0<="0000";q1<=q1+'1';c<='0';
elsif(q0<"1001") then
q0<=q0+'1';
end if;
end if;
end if;
k1<=q1;
k0<=q0;
end process;
end cnt;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity hour24_31 is
port (clk:in std_logic;
h1,h0:out std_logic_vector(3 downto 0)); end hour24_31;
architecture hour of hour24_31 is
signal q1,q0:std_logic_vector(3 downto 0); begin
process(clk)
begin
if(clk'event and clk='1')then
if(q1="0010" and q0="0011")then
q1<="0000";q0<="0000";
elsif(q0="1001")then
q0<="0000";q1<=q1+'1';
else
q0<=q0+'1';
end if;
end if;
h1<=q1;
h0<=q0;
end process;
end hour;
2校时模块：
a 校时模块最初的图形：
3整点报时模块：
59’50’‘起
OR SPEAKER 整点
a整点报时模块VHDL源程序:
此模块主要完成
整点的报时功能。它通过对预设的时间和计时的时间的比较来完成整点报时，当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500Hz。到达59分60秒时为最后一声整点报时。整点报时的频率为1Kz。该模块的VHDL代码为：library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity alert_31 is
port(m1,m0,s1,s0:in std_logic_vector(3 downto 0);
siga,sigb:out std_logic);
end alert_31;
architecture alert of alert_31 is
begin
siga<='1'when(m1="0101" and m0="1001" and s1="0101" and (s0="0000" or s0="0010" or s0="0100" or s0="0110" or s0="1000"))else'0';
sigb<='1'when(m1="0000" and m0="0000" and s1="0000" and s0="0000")else'0'; end alert;
b报时生成器件图:
本模块端口说明：m1，m0,s1,s0分别为分和秒的高低位的输入；siga,sigb分别为500hz 和1khz鸣叫的控制信号。
功能实现：定义一个以m1、m0、s1、s0为敏感信号的一个比较进程，在进程判断分是否为59分，若是则判断秒的高位是否是5，若是则如果秒的低位为0、2、6、8则siga为1；若分不是59则判断分和秒是否都为0，若都为0则sigb为1。
4分频模块：a分频生成器件图：计
数
器
1
计
数
器
2
计
数
器
3
CLK
1KHZ 500HZ 1HZ
b源代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin_31 is
port (clk:in std_logic;
hz512,hz256,hz64,hz4,hz1:out std_logic);
end fenpin_31;
architecture fenpin of fenpin_31 is
signal cc: std_logic_vector(9 downto 0);
begin
process(clk)
begin
if(clk'event and clk='1') then
if(cc="1111111111")then
cc<="0000000000";
else
cc<=cc+1;
end if;
end if;
end process;
hz512<=cc(0);
hz256<=cc(1);
hz64<=cc(3);
hz4<=cc(7);
hz1<=cc(9);
end fenpin;
C分频仿真波形图：
模块说明：由于clk的频率为1024hz，所以可以定义一个std_logic_vecture(9 downto 0),使它不停地从0000000000加到1111111111然后又返回000000000，由于最低位在clk
脉冲到来时从0变成1，然后又在下一个脉冲变回0，因此最低位的时钟周期为clk的时钟周期的两倍，它的频率就为clk频率的1/2即512HZ。同理，次高位的频率就为clk频率的1/2*1/2=1/4，用这种方法就可以得到各种能整除1024的频率，从而实现分频功能。
5． 24进制模块
a 24进制器件生成图
b24进制源程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity hour24_31 is
port (clk:in std_logic;
h1,h0:out std_logic_vector(3 downto 0));
end hour24_31;
architecture hour of hour24_31 is
signal q1,q0:std_logic_vector(3 downto 0);
begin
process(clk)
begin
if(clk'event and clk='1')then
if(q1="0010" and q0="0011")then
q1<="0000";q0<="0000";
elsif(q0="1001")then
q0<="0000";q1<=q1+'1';
else
q0<=q0+'1';
end if;
end if;
h1<=q1;
h0<=q0;
end process;
end hour;
c 24进制仿真波形图：
本模块端口说明:c lk输入端;h1和h0分别为小时的高位和低位输出,用来在数码管中分别显示小时的高位和低位数值,定义为std_logic_vector(3 downto 0).
功能实现:在clk上升沿来临时,如果高位为2,低位为3则高位各低位都变回0,不然再低位进行判断,若低位为9变回0,高位加1,若不为9则低位直接加1即可同样实现.
6．60进制模块：
a 60进制器件生成图：
b 60进制源程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity cnt60_31 is -----60进制的分和秒的计数
port (clk:in std_logic;
clear:in std_logic;
c:out std_logic;
k1,k0:out std_logic_vector(3 downto 0));
end cnt60_31;
architecture cnt of cnt60_31 is
signal q1,q0:std_logic_vector(3 downto 0);
begin
process(clk,clear)
begin
if(clear='1')then
q1<="0000";q0<="0000";c<='0';
else
if(clk'event and clk='1')then
if(q1="0101" and q0="1001")then-----到59
q1<="0000";q0<="0000";c<='1';
elsif(q1<"0101" and q0="1001")then
q0<="0000";q1<=q1+'1';c<='0';
elsif(q0<"1001") then
q0<=q0+'1';
end if;
end if;
end if;
k1<=q1;
k0<=q0;
end process;
end cnt;
c 60 进制仿真波形图：
本模块端口说明:clk为脉冲信号输入端;clear为置0端,并且高电平有效,用来在校时时秒位清零;c为进位输入端;k1和k0分别是秒或分的高位或低位,定义为std_logic_vector(3 downto 0),用来分别在数码管中显示读数.
功能说明:以clk和clear而敏感变量,先判断clear是否为1，若为1则k1种k0都为”0000”;如果不为0,则执行累加;否则,再判断高位是否为5,若为5则进位输出为1、低位和高位都赋予0,若不为5则高位加1,低位赋予0.从而实现了60进制的累加.
7扫描显示及译码模块
a动态扫描模块包含一个六路选择器和一个七段译码器，其生成的元器件分别为：
b源程序代码为：
为完成动态显示模块设计了一个六路选择器和一个七段译码器。其源程序代码分别为：library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity yima_31 is -------七段译码器
port(d:in std_logic_vector(3 downto 0);
y:out std_logic_vector(6 downto 0));
end yima_31;
architecture yima of yima_31 is
begin
process(d)
begin
case d is
when"0000"=>y<="1111110";
when"0001"=>y<="0110000";
when"0010"=>y<="1101101";
when"0011"=>y<="1111001";
when"0100"=>y<="0110011";
when"0101"=>y<="1011011";
when"0110"=>y<="1011111";
when"0111"=>y<="1110000";
when"1000"=>y<="1111111";
when"1001"=>y<="1111011";
when"1111"=>y<="0000001";
when others=>y<="0000000";
end case;
end process;
end yima;
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity select6_1_31 is
port (clk:in std_logic;
a0,a1,a2,a3,a4,a5:in std_logic_vector(3 downto 0);
sel:out std_logic_vector(3 downto 0);
b0,b1,b2,b3,b4,b5:out std_logic);
end select6_1_31;
architecture select6_1 of select6_1_31 is
signal ss:std_logic_vector(3 downto 0);
signal ww:std_logic_vector(2 downto 0);
begin
process(clk)
begin
if(clk'event and clk='1')then
if (ww<"101")then
ww<=ww+1;
else
ww<="000";
end if;
case ww is
when "000"=>
ss<=a0;
b0<='1';
b1<='0';
b2<='0';
b3<='0';
b4<='0';
b5<='0';
when "001"=>
ss<=a1;
b0<='0';
b1<='1';
b2<='0';
b3<='0';
b4<='0';
b5<='0';
when "010"=>
ss<=a2;
b0<='0';
b1<='0';
b2<='1';
b3<='0';
b4<='0';
b5<='0';
when "011"=>
ss<=a3;
b0<='0';
b1<='0';
b2<='0';
b3<='1';
b4<='0';
b5<='0';
when "100"=>
ss<=a4;
b0<='0';
b1<='0';
b2<='0';
b3<='0';
b4<='1';
b5<='0';
when "101"=>
ss<=a5;
b0<='0';
b1<='0';
b2<='0';
b3<='0';
b4<='0';
b5<='1';
when others=>ss<="0000"; end case;
end if;
sel<=ss;
end process;
end select6_1;
c 动态显示模块的源图为：
本模块端口说明:ao、a1、a2、a3、a4、a5分别为时、分、秒的输入端,定义为std_logic_vector(3 downto 0);sel为七端显示管的输出,定义为std_logic_vector(3 downto 0); bo、b1、b2、b3、b4、b5分别为地址扫描端,定义为std_logic_vector(5 downto 0),某一时刻只有一个为1,对应的数组号即为当前扫描的数码管的编号.
六．设计中出现的问题以及体会
这次多功能数字钟的课程设计中，我出现了很多问题，尤其是当一个程序写完之后进行编译的时候出现了很多的错误，包括语法错误和算法错误，有时候在改正一个错误后又出现了很多错误，当时和灰心，但在老师和同学的帮助下，我解决了这个问题。语法错误相对比较好修改，但是算法错误就比较难找出了，比如在画顶层时，当把器件连接起来进行下载编译时，出现了比较多的问题，比如：数字钟不计数、扬声器从一开始就一直在响等等问题，这些都让我困惑了很久，后来在同学的帮助下找到了问题所在并进行了一些修改，知道问题全部解决了，这才松了口气。
在这次的数字逻辑电路的课程设计中，我出现了非常多的错误，这才深深的感觉到自己在学数字逻辑电路这门课方面的学习是非常欠缺的。
以前上课的时候只是对课本或者老师的课件进行理论学习，很少动手操作，了解的也只是单个的器件或者的某个程序的一部分，这显然是不够的，而在为期一周的课程设计中，我学会了如何利用基本器件制作综合器件，如何通过简单的器件和门电路的综合实现某种功能，并对MaxplusII软件操作有了进一步了解和熟悉。
通过这次的课程设计之后，我们的数字电路、数字系统的综合设计能流利进一步提高了，同时让我们对isp器件的开发工具—Synario软件的开发应用能力，虽然只是了解到冰山一角，但我相信在以后的学习过程中，我们一定会好好学习相关的知识以及我们其他专业课程的相关知识，争取能够更进一步的了解MaxplusII软件和isp器件的开发工具—Synario 软件的开发和应用，最好能够是理论联系实际的，既能够在理论方面了解又能够实际动手自己实现一些功能。相信这也是我们学习的最终目的。
数字逻辑电路 —课程设计报告
数字逻辑课程设计报告 -----多功能数字钟的实现 一．设计目的： 1.学会应用数字系统设计方法进行电路设计。 2.进一步提高MaxplusII软件开发应用能力。 3.培养学生综合实验能力。 二．实验仪器与器材： 1、开发软件 MaxplusII软件 2、微机 3、ISP实验板 SE_3型ISP数字实验开发系统 4、打印机 三．实验任务及要求 设计一个多功能数字钟： 1.能进行正常的时、分、秒计时功能。 1）用M6M5进行24进制小时的显示； 2）用M4M3进行60进制分的显示； 3)用M2M1进行60进制秒的显示。 2.利用按键实现“校时”、“校分”和“秒清单”功能。 1)按下SA键时，计时器迅速递增，按24小时循环，并且计满23时回到00。 2)按下SB键时，计时器迅速递增，按60小时循环，并且计满59时回到00，但不向时进位。 3)按下SC，秒清零。要求按下“SA”或“SB”均不会产生数字跳变（“SA”、“SB”按键是有抖动的，必须对“SA”“SB”进行消抖动处理。） 3.能利用实验板上的扬声器作整点报时功能。 1）当计时到达59分50秒时开始报时，在59分50、52、54、56、58秒鸣叫，鸣叫声频为500Hz。 2）到达59分60秒时为最后一声整点报时。整点报时的频率为1Kz。 4.能闹时 1）闹时的最小时间间隙为10分钟。 2）闹时长度为1分钟。 3）闹时声响是单频的。 5．用MaxplusII软件设计符合以上功能要求的多功能数字钟，并用层次化设计方法设计该电路。 1）通过语言实现各模块的功能，然后再画出该电路的顶层图。 2）消抖电路可以通过设计一个D触发器来实现，SA、SB、SC等为包含抖动的诸如信号，而电路的输出则是一个边沿整齐的输出信号。 3）其他的计时功能、显示功能、多路选择功能、分频功能、报时功能和闹时等功能模块都用VHDL语言实现。简单的与非门是调用系统内部的元件。
数字电子技术课程设计报告 1.设计题目：多功能数字时钟的电路设计 2.设计目的： 数字时钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路等。数字钟钟表的数字化在提高报时精度的同时，也大大扩展了它的功能，诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、定时启闭路灯等。并且与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时序电路.通过它可以在实践中进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 3.设计任务与要求 （1）设计指标 时钟显示功能，能够以十进制显示“时”、“分”、“秒”。具有校准时、分的功能。整点自动报时，在整点时，便自动发出鸣叫声，时长1s。 选做： 闹钟功能，可按设定的时间闹时。 日历显示功能。将时间的显示增加“年”、“月”、“日”。 （2）设计要求 画出电路原理图（或仿真电路图）； 元器件及参数选择； （3）制作要求： 自行装配和调试，并能发现问题和解决问题 （4）编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。
4.数字钟的基本原理及电路设计 4.1数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。一个具有计时、校时、报时、显示等基本功能的数字钟主要由振荡器、分频器、计数器、译码器、显示器、校时电路、报时电路等七部分组成。石英晶体振荡器产生的信号经过分频器得到秒脉冲，秒脉冲送入计数器计数，计数结果通过“时”、“分”、“秒”译码器译码，并通过显示器显示时间。数字钟的整机逻辑框图如下： 图1数字钟整机逻辑图 4.2单元电路原理与设计 1) 振荡电路 石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整，它是电子钟的核心，用它产生标准频率信号，再由分频器分成秒时间脉冲。用反相器与石英晶体构成的振荡电路如图3所示。利用两个非门G1和G2自我反馈，使它们工作在线形状态，然后利用石英晶体Z1来控制振荡频率。振荡器振荡频率的精度与稳定度基本上决定数字钟的准确度，晶振频率越高，计时准确度越高。此次使用的石英晶振频率是32768 Hz时，则振荡器输出频率为32768 Hz。 图3 石英晶体振荡电路
数字电路电子钟设计实验报告 目录 1．实验目的 2．实验题目描述和要求 3．设计报告内容 3.1实验名称 3.2实验目的 3.3实验器材及主要器件 3.4数字电子钟基本原理 3.5数字电子钟制作与调试 3.6数字电子钟电路图 3.7数字电子钟的组装与调试 4．实验结论 5．实验心得
1．实验目的 ※掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； ※进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力； ※提高电路布局﹑布线及检查和排除故障的能力； ※培养书写综合实验报告的能力。 2．实验题目描述和要求 （1）数字电子钟基本功能 数字电子钟是一个大众化产品，一般来讲应具有以下基本功能。 ①能进行小时、分、秒显示。 ②能进行小时、分、秒设置。 ③能实现整点报时。 ④能通过设置，实现任意时间报时。 （2）数字电子钟基本性能 一个实用的数字电子钟应满足三个“度”：精度、亮度和响度。 ①精度是指显示的时间必须准确。 ②亮度是指显示的时间必须让人看得清楚。 ③响度是指报时的声音必须清脆有力。 （3）数字电子钟用于教学设计时必须考虑的因素 从教学角度来看，数字电子钟的设计应考虑以下几点。 ①数字电路可由多种不同方案实现，在方案比较时应着重考虑所选
用的方案在设计时能否把数字电路包含的主要知识全部囊括进去。 ②应把数字电子钟分解成若干个模块，并在印制电路板设计时把各 模块固定在不同的区域。 ③应确保大多数学生能在规定时间内完成制作与调试。 ④数字电子钟印制电路板（PCB）设计时除留下足够的训练内容让学 生完成外，应设计一标准印制电路板设计示范区。 （4）本教材设计的数字电子钟总体方案 根据以上分析，本教材把数字电子钟分解为信号电路、显示电路、计时电路、校时电路和报时电路五个功能相对独立的模块（如图8-1 所示），采用如图8-2所示的设计方案，并按要求实施时参照一下规定进行。 ①各模块的制作、调试按显示电路、信号电路、计时电路、校时电 路和报时电路的顺序进行。 ②计时电路中的小时计数器为24进制或12进制。 ③校时电路设计为校时信号统一从计时电路的秒输入端输入，这样
. 《数字电子技术》课程设 计报告 设计题目: 数字钟 班级学号：1407080701221 1407080701216 1407080701218 学生：志强企海清 指导教师：周玲 时间：2016.6.15-2016.6.16
《数字电子技术》课程设计 一、设计题目：数字钟的设计 一、设计任务与要求： 1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。其中时为24进制，分秒为60进制。 2. 其他功能扩展： （1）设计一个电路实现时分秒校准功能。 （2）闹钟功能，可按设定的时间闹时。 （3）设计一个电路实现整点报时功能等。在59分51秒、53秒、55秒、57秒输出750Hz 音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz荧屏结束时刻为整点。 二、设计方案： 数字电子钟由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。 三、芯片选定及各单元功能电路说明： 实验器材及主要器件 （1）CC4511 6片 （2）74LS90 5片 （3）74LS92 2片 （4）74LS191 1片 （5）74LS00 5片 （6）74LS04 3片
（7）74LS74 1片 （8）74LS2O 2片 （9）555集成芯片1片 （10）共阴七段显示器6片 （11）电阻、电容、导线等若干 ①振荡器 石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这用压电谐振的频率即为晶体振荡器的固有频率。 一般来说，般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。如图1所示。设振荡频率f=1KHz，R为可调电阻，微调R1可以调出1KHz输出。 图1 ②分频器 由于振荡器产生的频率很高，要得到秒脉冲，需要分屏电路。本实验由集成电路定时器555与RC组成的多谐振荡器，产生1KHz的脉冲信号。故采用3片中规模集成电路计数器74LS90来实现，得到需要的秒脉冲信号。
数字逻辑课程设计数字 电子钟 HEN system office room 【HEN16H-HENS2AHENS8Q8-HENH1688】
课程设计(综合实验)报告 题目：第四个实验数字电子钟 院系：计算机科学系 班级：计算计科学与技术1班 学号： 学生姓名： 队员姓名： 指导教师： 《数字逻辑》综合实验 任务书 一、目的与要求 1 目的 综合实验是教学中必不可少的重要环节，通过综合实验巩固、深化和扩展学生的理论知识与初步的专业技能，提高综合运用知识的能力，逐步增强实际工程训练。 注重培养学生正确的设计思想，掌握综合实验的主要内容、步骤和方法。 培养学生获取信息和综合处理信息的能力、文字和语言表达能力以及协作工作能力。 提高学生运用所学的理论知识和技能解决实际问题的能 及其基本工程素质。 2.要求
能够根据设计任务和指标要求，综合运用电子技术课程中所学到的理论知识与实践技能独立完成一个设计课题。 根据课题需要选择参考书籍，查阅手册、图表等有关文献资料。要求通过独立思考、深入钻研综合实验中所遇到的问题，培养自己分析、解决问题的能力。 进一步熟悉常用电子器件的类型和特性，掌握合理选用的原则。 学会电子电路的安装与调试技能，掌握常用仪器设备的正确使用方法。利用“观察、判断、实验、再判断”的基本方法，解决实验中出现的问题。 学会撰写综合实验总结报告。 通过综合实验，逐步形成严肃认真、一丝不苟、实事求是的工作作风和科学态度，培养学生树立一定的生产观点、经济观点和全局观点。要求学生在设计过程中，坚持勤俭节约的原则，从现有条件出发，力争少损坏元件。 在综合实验过程中，要做到爱护公物、遵守纪律、团结协作、注意安全。 二、主要内容 数字电子钟 设计一台能显示时﹑分、秒的数字电子钟，要求如下： 1）秒﹑分为00—59六十进制计数器，时为00—23二十四进制计数器； 2）可手动校正：可分别对秒﹑分﹑时进行手动脉冲输入调整或连续脉冲输入校正，（校正时不能输出进位）。
目录 一、概述 (1) 1.1 数字钟简介 1.2 设计目的 1.3 设计要求 二、主要实验器材 (2) 三、设计原理及方框图 (3) 四、各部分的电路及实现 (5) 4.1 振荡器电路 4.2 计数器的设计 4.3 六十进制电路 4.4 整点报时电路 4.5 校时电路 五、总体电路图设计 (10) 六、安装与调试 (12) 七、收获与体会 (12)
一、概述 1.1数字钟简介 20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点，，因此在许多电子设备中被广泛使用。 电子钟是人们日常生活中常用的计时工具，而数字式电子钟又有其体积小、重量轻、走时准确、结构简单、耗电量少等优点而在生活中被广泛应用，因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。 多功能数字钟采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。具有时间显示、走时准确、显示直观、精度、稳定等优点。电路装置十分小巧,安装使用也方便。同时在日期中，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱 1.2 设计目的 （1）.让学生掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； （2）. 进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；
数字电子钟设计电子设计课程设计报告
电子技术课程设计报告 ——数字电子钟设计 学院: 课程： 小组成员： 姓名： 学号： 指导老师： 日期:
一、选择课题 数字电子钟 二、选题意义和技术指标及设计要求 1、数字电子钟设计的意义： 数字电子时钟早已成为人们生活中不可缺少的必需品，广泛用于个人家庭及车站、码头、剧院和办公室等公共场所，给人们的生活、工作、学习以及娱乐带来了极大的方便。由于数字集成电路技术的发展使数字钟具有走时准确、性能稳定、携带方便等优点。而且它还用于计时、自动报时及自动控制等各个领域。 数字电子时钟是采用数字电路实现对时、分、秒数字显示的计时装置，数字钟的精度、稳定度远远的超过老式的机械钟表，并且与机械时钟相比具有更高的准确性和直观性，因此具有更广泛的应用。 2、数字电子钟的设计要求 1）数字电子钟的最基本计时功能要保证正常计时； 2）数字电子钟需要有校时部分以防止走时不准，能做到快速调整时间； 3）数字电子钟需要有整点报时功能以提醒整点时间的到来； 4）尽量设计电路时要做到简洁人性化，尽量避免复杂的操作。 3、数字电子钟设计的目的 1）熟练掌握我们半年来所学习的数字电子技术基础知识； 2）通过设计电路，提高对各种集成电路芯片的认识与理解程度； 3）熟悉逻辑电路的特点； 4）学会熟练使用电路仿真软件如Multisim的使用； 5）提高查找电路故障的能力，培养科学严谨的学习习惯。 4、数字电子钟的技术指标 1）设计信号发生器并产生1HZ频率的时钟脉冲信号； 2）使用7段数码管实现精准的“时”、“分”、“秒”显示计时；
3）以24小时为一个循环计数周期； 4）具有手动校时功能，可以随时调整时间防止时间走时不准。 三、电路设计原理分析 1、整体设计方案 数字电子钟是一种时许组合逻辑电路。 原理图如下：
数字逻辑电路设 计课程设计 ——多功能数字钟 学校 专业班级 姓名 学号
数字系统综合设计 ——多功能数字钟实验目的 1.学会将VHDL程序生成为自己的逻辑器件； 2.学会应用数字系统方法进行电路设计； 3.能够更加熟练得运用VHDL语言来编写、开发自己的数字电路； 4.进一步掌握Quartus Ⅱ软件的用法； 5.理解和实践编写较大型逻辑电路的步骤和方法，深入理解层 次化设计方法； 6.培养综合实验能力。 设计目的 1.拥有正常的时、分、秒及时功能。 2.能利用实验板上的按键实现校时、校分及秒清零。 3.能利用实验板上的扬声器做整点报时。 4.闹钟功能。 5.在MAXPLUS Ⅱ中采用层次化设计方法进行设计。 6.完成全部电路设计后在实验板上下载，验证设计课题的正确 性。
设计方案 根据图1-1的总体设计框图，可以将整个系统分为6个模块来实现，分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。 图1-1 多功能数字钟总体设计框图1 1.计时模块 该模块的设计相对简单，使用一个二十四进制和两个六十进制计数器级联，构成数字钟的基本框架。二十四进制计数器用于计时，六十进制计数器用于计分和计秒。只要给秒计数器一个 1Hz的时钟脉冲，则可以进行正常计时。分计数器以秒计数器的进位作为计数脉冲，小时计数器以分计数器的进位作为计数脉冲。 2.校时模块
校时模块设计要求实现校时、校分以及秒清零功能。 ✧按下校时键，小时计数器迅速递增以调至所需要的小时 位。 ✧按下校分键，分计数器迅速递增以调至所需要的分位。 ✧按下清零键，将秒计数器清零。 在设计此模块时要注意屏蔽校分时分计数器的进位信号，以防止小时计数器计数；利用D触发器消除校时校分是的按键抖动；计时采用1Hz的脉冲驱动计数器计数，而校对时间时应选用相对高频率的信号驱动计数器以达到快速校对时间的目的。 3.整点报时模块 该模块的功能要求是：计时到59分50秒时，每两秒一次低音报时，整点进行高音报时，可以将报时信号接到试验板上的扬声器输出。而不同频率的脉冲信号区分低音和高音报时。比如可用500Hz的信号进行低音报时信号，1kHz信号作为高音报时信号。 进行报时的条件是计数器计数到所要求的时间点，因而需要实现一个比较模块，将分计数器和秒计数器的输出连至比较模块输入端完成比较过程。 4.分频模块 在本系统中需要用到多种不同频率的脉冲信号，上至高音报时信号，下至计秒脉冲。所有这些脉冲信号均可以通过一个基准频率分频器生成。基准频率分频器就是一个进制很大的计数器，
数字电子钟课程设计报告数字电子钟课程设计报告 一、选题背景 数字电子钟是一种普及程度很高的电子产品，其在日常生活中的重要性不言而喻。在学习数字电路的过程中，数字电子钟是一个非常典型的应用案例，可以帮助学生更好地理解数字电路的原理和应用。 二、课程设计目标 本课程设计的主要目标是： 1. 学生能够掌握数字电子钟的基本原理和电路结构 2. 学生能够自主设计并构建数字电子钟电路 3. 学生能够理解数字电子钟在实际生活中的应用，并且能够从中感受到数字电路技术的魅力 三、课程设计内容 1. 理论学习 本课程将首先讲解数字电子钟的基本原理和电路结构，包括时钟芯片的选用、时钟电路的设计、数字显示电路的设计等方面。通过理论学习，学生可以对数字电子钟的工作原理和电路结构有一个全面的了解。 2. 实验设计
接下来，本课程将进行实验设计，学生将分小组独立完成数字电子钟的设计和构建。实验设计的过程中，学生需要针对不同的实验条件和实验要求，自行设计和调整电路结构，并通过实验验证电路的正确性和稳定性。 3. 总结与展示 在实验完成后，学生将汇报课程设计成果，并且进行总结和反思。学生需要重点总结电路设计过程中遇到的问题和解决方法，以及从实践中收获到的重要体验。通过总结和反思，学生能够更加深入地理解电路设计和数字电路技术的重要性，并且在今后的学习和实践中能够更好地运用数字电路技术。 四、课程设计要点 在本课程设计的过程中，需要重点关注以下要点： 1. 实验设计过程中，要求学生充分考虑电路的实用性和 稳定性，保证设计方案的可行性；2. 实验完成后，学生需将 电路仿真结果量化分析和实验结果验收结合进行总结，分析总结即造福于以后自己的项目和竞赛等；3. 在课程过程中，老 师需要及时对学生进行指导和鼓励，引导学生积极探索和创新，激发学生的学习兴趣和创造力；4. 课程设计要求学生具备一 定的电子技术基础，具体的要求可以根据学生的实际情况制定。 五、课程实施方案 课程设计分为三个阶段：理论学习阶段、实验设计阶段和总结与展示阶段。具体实施方案如下：
数字逻辑课程设计报告数字钟的设计与制作
一、设计任务和基本要求 (1) 二、原理分析与电路设计 (1) 1、数字钟的构成 (1) 2、数字钟的工作原理与电路设计 (1) 1)振荡器 (1) 2) 计数器 (2) 3) 译码显示电路 (3) 4) 校时电路 (3) 5) 整点报时电路 (6) 三、系统元器件的功能和作用 (6) 1、74LS90芯片的功能和作用 (6) 2、74LS47芯片 (6) 3、半导体共阴极数码管 (6) 四、整机电路设计 (6) 五、系统调试 (6) 总结与建议 (6) 参考文献 (7)
一、设计任务和基本要求： 1、秒、分为00～59六十进制计数器。 2、时为00～23二十四进制计数器。 3、周显示从1～7为七进制计数器。 4、可手动校正，且具有整点报时功能。 5、用LED数码管作为显示器件。 总体方案：干电路系统由秒信号发生器、“星期、时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路组成。 二、原理分析与电路设计： 1、数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路所示为数字钟的总体电路框图。 2、数字钟的工作原理与电路设计 1)振荡器： 用信号发生器产生1 Hz脉冲信号
2)计数器： 秒计数器和分计数器都采用两块74LS90接成60进制计数器，如图所示。时计数器则采用两块74LS90接成24进制计数器，如图所示。星期计数器采用一块74LS90芯片接成7进制计数器。如图所示。 图74LS90接成60进制计数器 图1.3 74LS90接成24进制计数器
数电课程设计报告第一章设计背景与要求 设计要求 第二章系统概述 设计思想与方案选择 各功能块的组成 工作原理 第三章单元电路设计与分析 各单元电路的选择 设计及工作原理分析 第四章电路的组构与调试 遇到的主要问题 现象记录及原因分析 解决措施及效果 功能的测试方法,步骤,记录的数据 第五章结束语 对设计题目的结论性意见及进一步改进的意向说明 总结设计的收获与体会 附图电路总图及各个模块详图 参考文献 第一章设计背景与要求 一．设计背景与要求 在公共场所,例如车站、码头,准确的时间显得特别重要,否则很有可能给外出办事即旅行袋来麻烦;数字钟是一种用数字电路技术实现时、分、秒计时的装置,与
机械式时钟相比具有更高的准确度和直观性,且无机械装置,具有更长的使用寿命,因此得到了广泛的使用;数字钟是一种典型的数字电路,包括了组合逻辑电路和时序电路; 设计一个简易数字钟,具有整点报时和校时功能; 1以四位LED数码管显示时、分,时为二十四进制; 2时、分显示数字之间以小数点间隔,小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时; 3整点报时采用蜂鸣器实现;每当整点前控制蜂鸣器以低频鸣响4次,响1s、停1s,直到整点前一秒以高频响1s,整点时结束; 4才用两个按键分别控制“校时”或“校分”;按下校时键时,是显示值以0~23循环变化；按下“校分”键时,分显示值以0~59循环变化,但时显示值不能变化; 二．设计要求 电子技术是一门实践性很强的课程,加强工程训练,特别是技能的培养,对于培养学生的素质和能力具有十分重要的作用;在电子信息类本科教学中,课程设计是一个重要的实践环节,它包括选择课题、电子电路设计、组装、调试和编写总结报告等实践内容;通过本次简易数字钟的设计,初步掌握电子线路的设计、组装及调试方法;即根据设计要求,查阅文献资料,收集、分析类似电路的性能,并通过组装调试等实践活动,使电路达到性能要求; 第二章系统概述 设计思想与方案选择 方案一 ,利用数字电路中学习的六十进制和二十四进制计数器和三八译码器来实现数字中的时间显示; 方案二,利用AT89S51单片机和74HC573八位锁存器以及利用C语言对AT89S51进行编程来实现数字钟的时间显示; 由于方案一通过数电的学习我们都比较熟悉,而方案二比较复杂,涉及到比较多我们没学过的内容,所以选择方案一来实施; 简易数字钟电路主体部分是三个计数器,秒、分计数器采用六十进制计数器,而时计数器采用二十四进制计数器,其中分、时计数器的计数脉冲由 校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号;计数器的输出通过七段译码后显示,同时通过数值判断电路控制蜂鸣器报时; 各功能块的组成 分频模块,60进制计数器模块,24进制计数器模块,4位显示译码模块,正点报时电路模块,脉冲按键消抖动处理模块 工作原理 一．简易数字钟的基本工作原理是对1Hz标准频率秒脉冲进行计数;当秒脉冲个数累计满60后产生一个分计数脉冲,而分计数脉冲累计满60后产生一个时计数脉
太原理工大学计算机科学与技术学院 课程设计报告 课程名称：数字系统课程设计 系部：计算机科学与技术 专业班级：计Z 1002班 学生姓名：xxx 指导教师：武淑红 完成时间：2012.06.20 报告成绩：
数字电子钟设计报告 一. 设计要求 设计一种多功能数字电子钟，该钟具有基本功能和扩展功能两部分。其中，基本功能为准确计时，以数字形式显示时、分、秒的时间。扩展功能部分则具有：校时功能，可在任何时候将其调至标准时间或者指定时间。 数字电子钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部电路实现。这两部分都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时、校分、校秒功能。并且可以用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应电路。 要求： （1）电子钟能够显示“时”、“分”、“秒”，（23时59分59秒）。 （2）能实现对“时”、“分”、“秒”的校时。 （3）自己设计可供数字电子钟使用的直流稳压电源。 小型直流稳压电源的设计要求： （1）输出电压可在5V到15V之间连续可调 （2）当电网电压在220V上下波动15%,输出电流在0~80mA范围内变化时，均可正常稳压，输出电压的变化不超过±0.3V。 （3）在保证正常稳压的前提下，尽量减小功率。 （4）具有过流保护功能。 （5）画出设计电路图，标出电路参数 （6）测试所设计电路的性能指标。 二. 设计的作用、目的 数字系统课程设计是在学习了模拟电子技术、数字电子技术课程之后进行的一个重要的实践环节，目的在于将模拟和数字这两部分课程的理论和实践联系起来，在老师指导下对某一设计课题进行电路设计和实践。它对巩固所学课程的理论知识、培养学生运用所学知识解决实际问题的能力有着十分重要的作用，有利于启发学生创新思维和提高学生工程设计能力和实践动手能力。
课程名称：数字电路逻辑设计课程设计 设计项目：数字电子钟 学生： 同组人：高爽
一．设计目的 1.掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； 2.进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力； 3.提高电路布局﹑布线及检查和排除故障的能力； 4.培养书写综合实验报告的能力。 二. 设计要求 1.设计一个具有时、分、秒显示的电子钟（23小时59分59秒）； 2.应该具有手动校时校分的功能； 3.应该具有整点报时功能：从59分51秒起(含59分51秒)，每隔2秒发出一次
蜂鸣，连续5次； 4.使用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试； 5.画出框图和逻辑电路图，写出设计、实验总结报告。 三. 设计原理 1.数字电子钟基本原理 数字电子钟的逻辑框图如下图所示。它由555集成芯片构成的振荡电路、分频器、计数器、显示器和校时电路组成。555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。 2.数字电子钟单元电路设计 时钟脉冲已经由实验箱提供,实验箱提供的是秒脉冲；
显示电路已经由实验箱提供。 (1)计数器电路 A．秒个位计数器，分个位计数器，时个位计数器均是十进制计数器； B．秒十位计数器，分十位计数器均是六进制计数器； C．时十位计数器为二进制计数器 因此，选择74LS90可以实现二-五-十进制异步计数器芯片实现上述计数功能。 时位计数器
分位计数器 秒位计数器 (2)手动校时电路 当数字钟走时出现误差时，需要校正时间。校时电路实现对“时”“分”“秒”的校准。在电路中设有正常计时和校对位置。本实验实现“时”“分”的校对。
[数电课程设计数字电子时钟的实现] 电子时 钟课程设计 课程设计报告设计题目：数字电子时钟的设计与实现班级： 学号： 姓名： 指导教师： 设计时间： 摘要钟表的数字化给人们生产生活带来了极大的方便，大大的扩展了原先钟表的报时。诸如，定时报警、按时自动打铃、时间程序自动控制等，这些，都是以钟表数字化为基础的。功能数字钟是一种用数字电路实现时、分、秒、计时的装置，与机械时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。从原理上讲，数字钟是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 因此，此次设计与制作数字钟就是为了了解数字钟的原理，从而学会制作数字钟，而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及使用方法。
通过此次课程设计可以进一步学习与各种组合逻辑电路与时序电路的原理与使用方法。通过仿真过程也进一步学会了Multisim7的使用方法与注意事项。 本次所要设计的数字电子表可以满足使用者的一些特殊要求，输出方式灵活，如可以随意设置时、分、秒的输出，定点报时。由于集成电路技术的发展，，使数字电子钟具有体积小、耗电省、计时准确、性能稳定、维护方便等优点。 关键词：数字钟，组合逻辑电路，时序电路，集成电路目录摘要 (1) 第1章概述············································3第2章课程设计任务及要求·······························42.1设计任务············································42.2设计要求············································4第3章系统设
数字逻辑课程设计 数字钟 ：莉 学号：139074388 班级：物联网工程131班 学院：计算机学院
2015年10月10日 一、任务与要求 设计任务：设计一个具有整点报时功能的数字钟 要求： 1、显示时、分、秒的十进制数字显示，采用24小时制。 2、校时功能。 3、整点报时。 功能： 1、计时功能： 要求准确计时，以数字形式显示时、分、秒的时间。小时的计时要求为“12翻1”。 2、校时功能： 当数字钟接通电源或者计时出现误差时，需要校正时间（简称校时）。校时是数字钟应具备的基本功能，一般电子手表都具有时、分、秒等校时功能。为使电路简单，这里只进行分和小时的校时。对校时电路的要：在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。校时方式有“快校时”和“慢校时”两种。“快校时”是通过开关控制，使计数器对1Hz的校时脉冲计数。“慢校时”是用手动产生单脉冲作校时脉冲。 3、整点报时： 每当数字钟计时快要到整点时发出声响；通常按照4低音1高音的顺序发出间断声响；以最后一声高音结束的时刻为整点时刻。
二、设计方案 电路组成框图： 子电路构成数字钟系统，由2个60进制同步递增计数器完成秒、分计数，由12进制同步递增计数器完成小时计数。秒、分、时之间采用同步级联的方式。开关S1和S2分别是控制分和时的校时。报时功能在此简化为小灯的闪烁，分别在59分51秒、53秒、55秒、57秒及59秒时闪烁，持续的时间为1秒。 三、设计和实现过程 1.各元件功能 74LS160：可预置BCD异步清除器，具有清零与置数功能的十进制递增计数器。 74LS00：二输入端四与非门 74LS04：六反相器 74LS08：二输入端四与门 74LS20：四输入端双与非门 2.各部分电路的设计过程
海洋大学 数字电子技术课程设计 题目：数字电子钟 姓名： 学号： 班级： 院系： 指导教师： 起止日期：
大连海洋大学课程设计报告纸学院:专业班级::学号: 目录 一摘要 (2) 二课程设计任务及要求 (2) 三秒脉冲信号发生器 (5) 四设计原理及其框图 (5) 五设计总结 (9) 六参考文献 (10)
数字电子钟课程设计 摘要 数字电子钟是一种用数字显示秒﹑分﹑时的记时装置，与传统的机械钟相比，他具有走时准确﹑显示直观﹑无机械传动装置等优点，因而得到了广泛的应用：小到人们的日常生活中的电子手表，大到车站﹑码头﹑机场等公共场所的大型数显电子钟。本课程设计要用通过简单的逻辑芯片实现数字电子钟。要点在于用555芯片连接输出为一秒的多谐振荡器用于时钟的秒脉冲,用74LS160(10进制计数器)74LS00(与非门芯片)等连接成60和24进制的计数器,再通过七段数码管显示，构成了简单数字电子钟。 一课程设计任务及要求 一、设计目的 1、熟悉巩固所学的理论知识与实践技能。 2、培养学生查阅技术资料的能力，培养学生综合运用所学理论知识和实践知识独立完成课题的工作能力。 二、设计任务 1、设计一个有“时”，“分”，“秒”（23小时59分59秒）显示且有校 时功能的电子钟； 2、用中小规模集成电路组成电子钟。 三、设计要求 1．用555定时器设计一个秒钟脉冲发生器，输入1HZ的时钟；（对已有1kHz
频率时钟脉冲进行分频）； 2．能显示时、分、秒，24小时制； 3.设计晶体震荡电路来输入时钟脉冲； 4.用同步十进制集成计数器74LS160设计一个分秒钟计数器,即六十进制计数器； 5.用同步十进制集成计数器74LS160设计一个24小时计数器, 6.译码显示电路显示时间。 四、参考资料 1.志忠卫桦林数字电子技术基础高等教育. 2.缪新颖立杰丛吉远数字电子技术实验指导书海洋大学自编教材. 二电路设计原理工作原理 数字电子钟由信号发生器、“时、分、秒”计数器、译码器及显示器、校时电路、整点报时电路等组成。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，一般用555构成的振荡器加分频器来实现。将标准秒脉冲信号送入“秒计数器”，该计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用60进制计数器，每累计60分，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可以实现一天24h的累计。译码显示电路将“时、分、秒”计数器的输出状态经七段显示译码器译码，通过六位LED 显示器显示出来。整点报时电路是根据计时系统的输出状态产生一个脉冲信号，然后去触发音频发生器实现报时。校时电路是来对“时、分、秒”显示数字进行校对调整。其数字电子钟系统框图如下:
多功能数字钟 设计说明： 1．系统顶层框图： 各模块电路功能如下： 1.秒计数器、分计数器、时计数器组成最根本的数字钟，其计数输出送7段译码电路由数码管显示。 2.基准频率分频器可分频出标准的1HZ频率信号，用于秒计数的时钟信号；分频出4HZ频率信号，用于校时、校分的快速递增信号；分频出64HZ频率信号，用于对按动"校时〞，"校分〞按键的消除抖动。 2.多功能数字钟构造框图： 一、系统功能概述 已完成功能 1.完成时／分／秒的依次显示并正确计数，利用六位数码管显示； 2.时／分／秒各段个位满10正确进位，秒／分能做到满60向前进位，有系 统时间清零功能； 3.定时器：实现整点报时，通过扬声器发出上下报时声音； 4.时间设置，也就是手动调时功能：当认为时钟不准确时，可以分别对分／ 时钟进展调整； 5.闹钟：实现分/时闹钟设置，在时钟到达设定时间时通过扬声器响铃。有静 音模式。 待改良功能： 1. 系统没有万年历功能，正在思考设计方法。 2. 应添加秒表功能。
二、系统组成以及系统各局部的设计 1.时计数模块 时计数模块就是一个2位10进制计数器，记数到23清零。 VHDL的RTL描述如下： ----t_h.vhd library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entityt_h is port(en,clk,clr:in std_logic; dout:out std_logic_vector(7 downto 0); c:out std_logic); endt_h; architecture rtl oft_h is signal t:std_logic_vector(7 downto 0); begin process(en,clk,clr) variable t:std_logic_vector(7 downto 0); begin if en='1' then --异步使能 if clk 'event and clk='1' then t:=t+1; if t(3 downto 0)=*"A" then --个位等于10则十位加1
- - 数字电子技术课 程设计 数字电子钟 指导教师： 小组成员：
目录 摘要 (3) 第一节系统概述 (4) 第二节单元电路设计与分析 (6) 第三节电路的总体设计与调试 (11) 第四节设计总结 (13) 附录局部芯片功能参数表 (14) 参考文献 (17)
摘要 数字钟是一个将“时〞，“分〞，“秒〞显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒。一个根本的数字钟电路主要由秒信号发生器、“时、分、秒、〞计数器、译码器及显示器组成。由于采用纯数字硬件设计制作，与传统的机械表相比，它具有走时准，显示直观，无机械传动装置等特点。 本设计中的数字时钟采用数字电路实现对“时〞、“分〞、“秒〞的显示和调整。通过采用各种集成数字芯片搭建电路来实现相应的功能。具体用到了555震荡器，74LS90及与非，异或等门集成芯片等。该电路具有计时的功能。 在对整个模块进展分析和画出总体电路图后，对各模块进展仿真并记录仿真所观察到的结果。 实验证明该设计电路根本上能够符合设计要求！ 关键词振荡器、计数器、译码显示器、Multisim
第一节系统概述 数字电子钟是由多块数字集成电路构成的，其中有振荡器，分频器，校时电路，计数器，译码器和显示器六局部组成。振荡器和分频器组成标准秒信号发生器，不同进制的计数器产生计数，译码器和显示器进展显示，通过校时电路实现对时，分的校准。 1.1实验目的 1).掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法； 2).进一步稳固所学的理论知识，提高运用所学知识分析和解决实际问题的能力； 3).提高电路布局﹑布线及检查和排除故障的能力； 4).培养书写综合实验报告的能力。 1.2 主要内容 熟悉Multisim10.0仿真软件的应用；设计一个具有显示、校时、整点报时和定时功能的数字时钟,.能独立完成整个系统的设计；用Multisim10.0仿真实现数字时钟的功能。
数字电路课程设计报告 课程名称数字电路技术基础设计题目数字电子钟的设计所学专业名称电子信息工程 班级2008级电信（2）班学号2008210139 学生姓名司浩 指导教师吕承启
2010年6月20 日 数字电子技术课程设计报告 一、设计目的 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。 因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法. 二、设计要求 （1）设计指标 ①时间以12小时为一个周期； ②显示时、分、秒； ③具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； ④计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； ⑤为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。 （2）设计要求 ①画出电路原理图（或仿真电路图）； ②元器件及参数选择； （3）制作要求： 自行装配和调试，并能发现问题和解决问题。 （4）编写设计报告 写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 三、原理框图 1．数字钟的构成 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的