UESTC-Ning Ning
1
Chapter 2
Chip Level Interconnection
宁宁
芯片互连技术
集成电路封装测试与可靠性
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2
Wafer In
Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆)
Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬)
Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型)
Lead Scan (LS 检测)Packing (PK 包装)
典型的IC 封装工艺流程
集成电路封装测试与可靠性
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3
?
电子级硅所含的硅的纯度很高，可达99.9999 99999 %
?
中德电子材料公司制作的晶棒(
长度达一公尺，重量超过一百公斤
)
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4
Wafer Back Grinding
?Purpose
The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process.
?Process Methods:
1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光
)
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旋转及振荡轴
在旋转平盘上之晶圆
下压力
工作台仅在指示有晶圆期间才旋转
Method:
The wafer is first mounted on a backgrind tape and is then loaded to the backgrind machine coarse wheel . As the coarse grinding is completed, the wafer is transferred to a fine wheel for polishing .
可靠性试验项目 项目 参考标准 检测目的 预处理PRE JESD22-A113F 模拟贴装产品在运输、贮存直到回流焊上整机受 到温度、湿度等环境变化的影响。此试验应在可 靠性试验之前进行，仅代表产品的封装等级。 湿气敏感等级试验MSL IPC/JEDEC J-STD-020 确定那些由湿气所诱发应力敏感的非气密固态 表面贴装元器件的分类, 以便对其进行正确的封 装, 储存和处理, 以防回流焊和维修时损伤元器 件。 稳态湿热THT GB/T2423.3 JESD22-A101 评定产品经长时间施加湿度应力和温度应力作 用的能力。 温度循环TCT JESD22-A104 GB/T 2423.22 评定产品封装承受极端高温和极端低温的能力， 以及极端高温和极端低温交替变化的影响。 高温试验HTST GB/T 2423.2 JESD22-A103 评定产品承受长时间高温应力作用的能力。 低温试验LTST GB/T 2423.1 JESD22-A119 评定产品承受长时间低温应力作用的能力。 高压蒸煮PCT JESD22-A102 评定产品封装的抗潮湿能力。 高速老化寿命试验(u)HAST JESD22-A110 JESD22-A118 评定非气密性封装在(无)偏置条件下的抗潮湿能 力。
回流焊Reflow JESD22-A113 评定产品在回流焊接过程中所产生之热阻力及 效应。 电耐久BURN-IN GB/T 4587 评定器件经长时间施加电应力（电压、电流）和 温度应力（产品因负载造成的温升）作用的能力。 高温反偏HTRB GB/T 4587 JESD22-A108 评定器件承受长时间电应力（电压）和温度应力 作用的能力。 耐焊接热SHT GB/T 2423.28 JESD22-B106 评定产品在其焊接时的耐热能力。 可焊性Solderability GB/T 2423.28 EIA/IPC/JEDEC J-STD-002 评定产品的可焊性能力。 锡须生长 Tin Whisker Test JESD201 JESD22-A121 评定产品承受长时间施加温湿度应力作用下锡 须生长情况。 电性测试Electrical Test GB/T 4589.1 GB/T 4587 GB/T 4586 GB/T 4023 GB/T 6571 评定产品电性能力。主要针对分立器件产品测 试。
集成电路封装考试答案 https://www.doczj.com/doc/355531508.html,work Information Technology Company.2020YEAR
名词解释： 1.集成电路芯片封装： 利用膜技术及微细加工技术，将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引用接线端子并通过可塑性绝缘介质灌装固定，构成整体立体结构的工艺。 2.芯片贴装： 3.是将IC芯片固定于封装基板或引脚架芯 片的承载座上的工艺过程。 4.芯片互联： 5.将芯片与电子封装外壳的I/O引线或基 板上的金属布线焊区相连接。 6.可焊接性: 指动态加热过程中，在基体表面得到一个洁净金属表面，从而使熔融焊料在基体表面形成良好润湿能力。 7.可润湿性： 8.指在焊盘的表面形成一个平坦、均匀 和连续的焊料涂敷层。 9.印制电路板： 10.为覆盖有单层或多层布线的高分子复 合材料基板。 11.气密性封装： 12.是指完全能够防止污染物（液体或固 体）的侵入和腐蚀的封装。 13.可靠性封装： 14.是对封装的可靠性相关参数的测试。 15.T/C测试： 16.即温度循环测试。17.T/S 测试： 18.测试封装体抗热冲击的能力。 19.TH测试： 20.是测试封装在高温潮湿环境下的耐久 性的实验。 21.PC测试： 22.是对封装体抵抗抗潮湿环境能力的测 试。 23.HTS测试： 24.是测试封装体长时间暴露在高温环境 下的耐久性实验。封装产品长时间放置在高温氮气炉中，然后测试它的电路通断情况。 25.Precon测试： 26.模拟包装、运输等过程，测试产品的 可靠性。 27.金线偏移： 28.集成电路元器件常常因为金线偏移量 过大造成相邻的金线相互接触从而产生短 路，造成元器件的缺陷。 29.再流焊： 30.先将微量的铅锡焊膏印刷或滴涂到印 制板的焊盘上，再将片式元器件贴放在印制板表面规定的位置上，最后将贴装好元器件分印制板放在再流焊设备的传送带上。
名词解释： 1.集成电路芯片封装： 利用膜技术及微细加工技术，将芯片及其他要素在框架或基板上布置、粘贴固定及连接，引用接线端子并通过可塑性绝缘介质灌装固定，构成整体立体结构的工艺。 2.芯片贴装： 3.是将IC芯片固定于封装基板或引脚架芯片的承载座上的工艺过程。 4.芯片互联： 5.将芯片与电子封装外壳的I/O引线或基板上的金属布线焊区相连接。 6.可焊接性: 指动态加热过程中，在基体表面得到一个洁净金属表面，从而使熔融焊料在基体表面形成良好润湿能力。 7.可润湿性： 8.指在焊盘的表面形成一个平坦、均匀和连续的焊料涂敷层。 9.印制电路板： 10.为覆盖有单层或多层布线的高分子复合材料基板。 11.气密性封装： 12.是指完全能够防止污染物（液体或固体）的侵入和腐蚀的封装。 13.可靠性封装： 14.是对封装的可靠性相关参数的测试。 15.T/C测试： 16.即温度循环测试。 17.T/S 测试： 18.测试封装体抗热冲击的 能力。 19.TH测试： 20.是测试封装在高温潮湿 环境下的耐久性的实验。 21.PC测试： 22.是对封装体抵抗抗潮湿 环境能力的测试。 23.HTS测试： 24.是测试封装体长时间暴 露在高温环境下的耐久性实验。封装产品长 时间放置在高温氮气炉中，然后测试它的电 路通断情况。 25.Precon测试： 26.模拟包装、运输等过 程，测试产品的可靠性。 27.金线偏移： 28.集成电路元器件常常因 为金线偏移量过大造成相邻的金线相互接触 从而产生短路，造成元器件的缺陷。 29.再流焊： 30.先将微量的铅锡焊膏印 刷或滴涂到印制板的焊盘上，再将片式元器 件贴放在印制板表面规定的位置上，最后将 贴装好元器件分印制板放在再流焊设备的传 送带上。 1
毕业设计（论文）集成电路封装与测试
摘要 IC封装是一个富于挑战、引人入胜的领域。它是集成电路芯片生产完成后不可缺少的一道工序，是器件到系统的桥梁。封装这一生产环节对微电子产品的质量和竞争力都有极大的影响。按目前国际上流行的看法认为，在微电子器件的总体成本中，设计占了三分之一，芯片生产占了三分之一，而封装和测试也占了三分之一，真可谓三分天下有其一。封装研究在全球范围的发展是如此迅猛，而它所面临的挑战和机遇也是自电子产品问世以来所从未遇到过的；封装所涉及的问题之多之广，也是其它许多领域中少见的，它需要从材料到工艺、从无机到聚合物、从大型生产设备到计算力学等等许许多多似乎毫不关连的专家的协同努力，是一门综合性非常强的新型高科技学科。 媒介传输与检测是CPU封装中一个重要环节，检测CPU物理性能的好坏，直接影响到产品的质量。本文简单介绍了工艺流程，机器的构造及其常见问题。 关键词：封装媒介传输与检测工艺流程机器构造常见问题
Abstract IC packaging is a challenging and attractive field. It is the integrated circuit chip production after the completion of an indispensable process to work together is a bridge device to the system. Packaging of the production of microelectronic products, quality and competitiveness have a great impact. Under the current popular view of the international community believe that the overall cost of microelectronic devices, the design of a third, accounting for one third of chip production, packaging and testing and also accounted for a third, it is There are one-third of the world. Packaging research at the global level of development is so rapid, and it faces the challenges and opportunities since the advent of electronic products has never been encountered before; package the issues involved as many as broad, but also in many other fields rare, it needs to process from the material, from inorganic to polymers, from the calculation of large-scale production equipment and so many seem to have no mechanical connection of the concerted efforts of the experts is a very strong comprehensive new high-tech subjects . Media transmission and detection CPU package is an important part of testing the physical properties of the mixed CPU, a direct impact on product quality. This paper describes a simple process, the structure of the machine and its common problems. Keyword: Packaging Media transmission and detection Technology process Construction machinery Frequently Asked Questions
1-3-半导体封装件的可靠性评价方法
半导体封装件的可靠性评价方法 Lunasus 科技公司，佐土原宽 Lunasus 科技公司细川丰 本章将依据半导体封装件可靠性评价的基本考虑方法，以故障机理为基础的实验条件介绍，并根据韦布图来解说可靠性试验下的（产品）寿命推导方法。 封装件开发及材料变化过程中的可靠性评价方法 为实现半导体封装件功能和电气特性的提高，在推动多引脚化的同时，也要发展高密度封装化下的小型、薄型化。最近，搭载多个芯片的SiP（System in Package，系统级封装）和芯片尺寸（与封装尺寸）非常相近的CSP（Chip Size Package，芯片级封装）已开始量产，封装件的构造多种多样。另外，为达成封装件低成本化和环保的要求，采用规格更高的封装件材料的开发正在活跃起来。但封装件构造的复杂化和新型材料的使用不能对制造品质和可靠性造成影响。这里将对新型封装件的开发和材料改变下的可靠性评价方法进行解说。 最近的半导体封装件多数属于树脂灌封型，对半导体单体的可靠性评价包括，高温保存（或动作）实验，耐湿性实验以及温度循环实验。另外，对于有可能要进行表面装配的高密度封装器型，需考虑焊接装配过程中的热应力情况，因此焊锡耐热性实验也是不可缺少的。这些可靠性试验，是对半导体封装件在实际使用过程中所预想发生的各种故障进行短时间评价的加速性实验方法。接下来需要先确定半导
体所发生的各种故障的主要加速原因是什么后才能进行实验。例如，对于树脂封装件来讲，湿度（水分）是造成硅芯片上金属线路受到腐蚀（图1）的主要原因之一，而温度可以加快水分浸入封装件内的速度，所以高温、高湿下的实验才有效果。与此同时，在电压也是故障主因的场合，有必要进行高温、高湿下的通电实验。 如上所述，对于封装件相关的各种故障，通过对机理的解析，找出加速实验的主要因子，设定合适的可靠性实验条件，这些就是可靠性评价的基础。 针对封装件构造的可靠性试验 正如开头所述，为实现封装件的高功能、高密度化，封装件的外观形状的主流是QFP（Quad Flat Package，四面扁平封装）和BGA
半导体封装件的可靠性评价方法 Lunasus 科技公司，佐土原宽 Lunasus 科技公司细川丰 本章将依据半导体封装件可靠性评价的基本考虑方法，以故障机理为基础的实验条件介绍，并根据韦布图来解说可靠性试验下的（产品）寿命推导方法。 封装件开发及材料变化过程中的可靠性评价方法 为实现半导体封装件功能和电气特性的提高，在推动多引脚化的同时，也要发展高密度封装化下的小型、薄型化。最近，搭载多个芯片的SiP（System in Package，系统级封装）和芯片尺寸（与封装尺寸）非常相近的CSP（Chip Size Package，芯片级封装）已开始量产，封装件的构造多种多样。另外，为达成封装件低成本化和环保的要求，采用规格更高的封装件材料的开发正在活跃起来。但封装件构造的复杂化和新型材料的使用不能对制造品质和可靠性造成影响。这里将对新型封装件的开发和材料改变下的可靠性评价方法进行解说。 最近的半导体封装件多数属于树脂灌封型，对半导体单体的可靠性评价包括，高温保存（或动作）实验，耐湿性实验以及温度循环实验。另外，对于有可能要进行表面装配的高密度封装器型，需考虑焊接装配过程中的热应力情况，因此焊锡耐热性实验也是不可缺少的。这些可靠性试验，是对半导体封装件在实际使用过程中所预想发生的各种故障进行短时间评价的加速性实验方法。接下来需要先确定半导
体所发生的各种故障的主要加速原因是什么后才能进行实验。例如，对于树脂封装件来讲，湿度（水分）是造成硅芯片上金属线路受到腐蚀（图1）的主要原因之一，而温度可以加快水分浸入封装件内的速度，所以高温、高湿下的实验才有效果。与此同时，在电压也是故障主因的场合，有必要进行高温、高湿下的通电实验。 如上所述，对于封装件相关的各种故障，通过对机理的解析，找出加速实验的主要因子，设定合适的可靠性实验条件，这些就是可靠性评价的基础。 针对封装件构造的可靠性试验 正如开头所述，为实现封装件的高功能、高密度化，封装件的外观形状的主流是QFP（Quad Flat Package，四面扁平封装）和BGA（Ball
中国集体经济 ＣＨＩＮＡ ＣＯＬＬＥＣＴＩＶＥＥＣＯＮＯＭＹ 势、消除劣势、抓住机会、规避威胁。 （一）内部环境分析 1．农村信用社的优势。（1）地域优势；（2）政策优势；（3）决策优势；（4）网点优势；（5）人员优势。 2．农村信用社的劣势。（1）历史包袱重，不良资产占比高；（2）规模小，风险管理能力低；（3）经营区域受限；（4）人员素质仍是短板；（5）金融创新能力不足；（6） 市场定位仍不明确。 （二）外部环境分析 1．机会。（1）支农惠农政策为农信社提供了更广阔的发展空间；（2）当地社会影响力大；（3）行业管理水平的提高，有力 推动了农信社的发展。 2．威胁。（1）行业竞争者多，同业竞争压力大；（2）宏观经济下行，客户违约风险增加；（3）利率市场化进程的推进增加了农信社的财务压力和经营风险；（4）人才流失仍是重要威胁；（5）影子银行的威胁。 （三）农信社的SWOT 分析 首先制定出农信社的SWOT 矩阵，如表1所示。 将SWOT 矩阵进行分解，对SO ———优势与机会、WO ———劣势与机会、ST ——— 优势与威胁、WT ———劣势与威胁等条件进行分析，并根据分析找出相应的可选择的目标市场。 1．基于SO 战略应确定的贷款目标市 场：利用地域、网点、人员优势，挖掘、深耕各类个人贷款市场；利用地域、网点、人员、决策优势，做好公司贷款的拓展。 2．基于WO 战略应确定的贷款目标 市场：拓展全部个人贷款市场，增加积累，消化不良；积极介入公司贷款市场中的中小微企业市场，但根据自身风险管理能力以及资本的承受能力，要做好单户额度的控制，大型企业谨慎进入；受风险管理水平、人员素质制约，企业贷款市场以流动资金贷款市场为主，固定资产贷款市场谨慎进入；受风险管理水平、人员素质制约，贸易型公司谨慎进入。 3．基于ST 战略应确定的贷款目标市 场：全部个人贷款市场。一方面提高服务水平，提高客户贷款便利度，另一方面强化风险控制；企业贷款市场中的中小微企 业，但要注意行业风险，做好成本测算；大型企业贷款市场谨慎进入，避免议价能力不足，降低资金运用效率；生产加工型企业贷款市场要提高风险管控意识；铺底性流动资金贷款市场以及固定资产贷款市场谨慎进入。 4．基于WT 战略应确定的贷款目标 市场：出于风险管理、风险承受能力以及资金收益考虑，大型公司贷款市场应谨慎进入；企业贷款市场中的中小微企业，但要注意行业风险，做好成本测算；生产加工型企业贷款市场要提高风险管控意识；铺底性流动资金贷款市场以及固定资产贷款市场谨慎进入。 通过SWOT 分析，得出农信社应确定的目标市场：积极拓展个人贷款市场，但要提高贷款便利度，加强风险控制；将公司类贷款市场中的中小微企业作为重要的市场目标，但要根据自身风险管理能力以及资本的承受能力，做好单户额度的控制。要注意防范行业风险。企业固定资产贷款市场、铺底性流动资金贷款市场等要谨慎进入；出于风险管理、风险承受能力以及资金收益率考虑，大型公司类贷款市场要谨慎进入。总之，农信社应选择个 人及中小微企业贷款市场为目标市场，但要控制中小企业的单户额度限制，求小、求散。 （作者单位：山东省农村信用社联合社） 摘要：近年来，集成电路封装测试行业技术进步较快，行业发展也十分迅速，一些内资和本土品牌企业的质量、技术和产能已经接近国际先进水平。未来国内集成电路封测市场增长前景广阔，但也需要应对各种挑战。国内封测企业必须进一步增强技术创新能力、加大成本管控，才能在日新月异的市场竞争中取得更大进步。 关键词：技术进步；行业发展前景；经营模式；核心竞争力 一、集成电路封装测试的技术进步封装测试是集成电路制造的后续工艺，为了使集成电路芯片的触点能与外界电路如PCB 板连接，也为了给芯片加上一个“保护壳”，防止芯片受到物理或化学损坏，需要对晶圆芯片的进一步加工，这一环节即封装环节。测试环节则是对芯片电子电路功能的检测确认。 集成电路封装技术发展历程大约可以分为三个阶段：第一阶段是1980年之 前的通孔插装(THD)时代，插孔直接安装到PCB 上，主要形式包括TO(三极管)、 DIP(双列直插封装)，优点是可靠、散热好、结实、功耗大，缺点是功能较少，封装密度及引脚数难以提高，难以满足高效自动化生产的要求。 第二阶段是1980年代开始的表面贴装（SMT ）时代，该阶段技术的主要特点是引线代替针脚，引线采用翼形或丁形，以两边或四边引线封装为主，从两边或四边表1 农信社的SWOT 矩阵 优势（S ） 劣势（W ） 机会（O ）SO 战略 发挥优势，把握机会 WO 战略 利用外部机会，弥补内部劣势 威胁（T ） ST 战略 发挥优势，规模外部威胁 WT 战略减少劣势，规避威胁 ，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，，， 我国集成电路封装测试行业的研究 ■ 尤晟 张燕 53
得分评分人 得分评分人 得分 评分人 《集成电路封装与测试技术》考试试卷 班级: 学号 姓名 一 一、填空题（每空格1分 共18分） 1、封装工艺属于集成电路制造工艺的 工序。 2、按照器件与电路板互连方式，封装可分为引脚插入型（PTH ）和 两大类。 3、芯片封装所使用的材料有许多，其中金属主要为 材料。 4、 技术的出现解决了芯片小而封装大的矛盾。 5、在芯片贴装工艺中要求：己切割下来的芯片要贴装到引脚架的中间焊盘上，焊盘的尺寸要与芯片大小要 。 6、在倒装焊接后的芯片下填充，由于毛细管虹吸作用，填料被吸入，并向芯片-基板的中心流动。一个12,7mm 见方的芯片， 分钟可完全充满缝隙，用料大约0,031mL 。 7、用溶剂来去飞边毛刺通常只适用于 的毛刺。 8、如果厚膜浆料的有效物质是一种绝缘材料，则烧结后的膜是一种介电体，通常可用于制作 。 9、能级之间电位差越大，噪声越 。 10、薄膜电路的顶层材料一般是 。 11、薄膜混合电路中优选 作为导体材料。 12、薄膜工艺比厚膜工艺成本 。 13、导电胶是 与高分子聚合物（环氧树脂）的混合物。 14、绿色和平组织的使命是： 。 15、当锡铅合金中铅含量达到某一值时，铅含量的增加或锡含量的增加均会使焊料合金熔点 。 16、印制电路板为当今电子封装最普遍使用的组装基板，它通常被归类于 层次的电子封装技术 17、印制电路板通常以 而制成。 18、IC 芯片完成与印制电路板的模块封装后，除了焊接点、指状结合点、开关等位置外，为了使成品表面不会受到外来环境因素，通常要在表面进行 处理。 二、选择题（每题2分 共22分） 1、TAB 技术中使用（ ）线而不使用线，从而改善器件的热耗散性能。 A 、铝 B 、铜 C 、金 D 、银 2、陶瓷封装基板的主要成分有（ ） A 、金属 B 、陶瓷 C 、玻璃 D 、高分子塑料 3、“塑料封装与陶瓷封装技术均可以制成双边排列（DIP ）封装，前者适合于高可靠性的元器件制作，后者适合于低成本元器件大量生产”，这句话说法是（ ）。 A 、 正确 B 、错误 4、在芯片切割工序中，（ ）方法不仅能去除硅片背面研磨损伤，而且能除去芯片引起的微裂和凹槽，大大增强了芯片的抗碎裂能力。 A 、 DBT 法 B 、DBG 法 5、玻璃胶粘贴法比导电胶的贴贴法的粘贴温度要（ ）。 A 、低 B 、高 6、打线键合适用引脚数为（ ） A 、3-257 B 、12-600 C 、6-16000 7、最为常用的封装方式是（ ） A 、塑料封装 B 、金属封装 C 、陶瓷封装 8、插孔式PTH(plated through-hole 镀金属通孔)封装型元器件通常采用（ ）方法进行装配。 A 、波峰焊 B 、回流焊 9、相同成分和电压应力下，长电阻较之短电阻电位漂移要（ ） A 、小 B 、大 10、金属的电阻噪比半导体材料电子噪声（ ） 。 A 、高 B 、低 11、（ ）技术适合于高密度和高频率环境 A 、厚膜技术 B 、薄膜技术
集成电路封装的发展现 状及趋势 公司内部档案编码：[OPPTR-OPPT28-OPPTL98-OPPNN08]
序号：39 集成电路封装的发展现状及趋势 姓名：张荣辰 学号： 班级：电科本1303 科目：微电子学概论 二〇一五年 12 月13 日
集成电路封装的发展现状及趋势 摘要： 随着全球集成电路行业的不断发展，集成度越来越高，芯片的尺寸不断缩小，集成电路封装技术也在不断地向前发展，封装产业也在不断更新换代。 我国集成电路行业起步较晚，国家大力促进科学技术和人才培养，重点扶持科学技术改革和创新，集成电路行业发展迅猛。而集成电路芯片的封装作为集成电路制造的重要环节，集成电路芯片封装业同样发展迅猛。得益于我国的地缘和成本优势，依靠广大市场潜力和人才发展，集成电路封装在我国拥有得天独厚的发展条件，已成为我国集成电路行业重要的组成部分，我国优先发展的就是集成电路封装。近年来国外半导体公司也向中国转移封装测试产能，我国的集成电路封装发展具有巨大的潜力。下面就集成电路封装的发展现状及未来的发展趋势进行论述。 关键词：集成电路封装、封装产业发展现状、集成电路封装发展趋势。 一、引言 晶体管的问世和集成电路芯片的出现，改写了电子工程的历史。这些半导体元器件的性能高，并且多功能、多规格。但是这些元器件也有细小易碎的缺点。为了充分发挥半导体元器件的功能，需要对其进行密封、扩大，以实现与外电路可靠的电气连接并得到有效的机械、绝缘等
方面的保护，防止外力或环境因素导致的破坏。“封装”的概念正事在此基础上出现的。 二、集成电路封装的概述 集成电路芯片封装（Packaging，PKG）是指利用膜技术及微细加工技术，将芯片及其他要素在框架或基板上布置、粘贴固定及连线，引出接线端并通过可塑性绝缘介质灌封固定，构成整体立体结构的工艺。此概念称为狭义的封装。 集成电路封装的目的，在于保护芯片不受或少受外界环境的影响，并为之提供一个良好的工作条件，以使集成电路具有稳定、正常的功能。封装为芯片提供了一种保护，人们平时所看到的电子设备如计算机、家用电器、通信设备等中的集成电路芯片都是封装好的，没有封装的集成电路芯片一般是不能直接使用的。 集成电路封装的种类按照外形、尺寸、结构分类可分为引脚插入型、贴片型和高级封装。 引脚插入型有DIP、SIP、S-DIP、SK-DIP、PGA DIP：双列直插式封装；引脚在芯片两侧排列，引脚节距，有利于散热，电气性好。 SIP：单列直插式封装；引脚在芯片单侧排列，引脚节距等特征与DIP基本相同。
ATE solutions to 3D-IC test challenges The rea diness of Advantest’s V93000 Scott Chesnut scott.chesnut@https://www.doczj.com/doc/355531508.html, Robert Smith robert.j.smith@https://www.doczj.com/doc/355531508.html, Florent Cros florent.cros@https://www.doczj.com/doc/355531508.html, Lakshmikanth Namburi lakshmikanth.namburi@https://www.doczj.com/doc/355531508.html, Advantest America San Jose, California USA Abstract—Three dimensional integrated circuits (3D-IC) require that automatic test equipment develop capability to address the challenges brought on by these structures. Such capability is found in test solutions which provide multiple clock domains, granular hardware porting per 3DIC layer, powerful test languages to control this hardware and collaborative software development environments. Advantest’s introduction of clock domain per pin, multi-port, concurrent test, and protocol aware software, MEMS probes, and SmarTest program manager address the test challenges of 3DIC in an effective effectively. They allow production solutions to be architected to the degree of granularity required by the development teams. Keywords—Protocol aware, Clock domain per pin, multi-port hardware, concurrent test framework, Protocol aware, SmarTest program manager, PLL Keep Alive, 3DIC TSV, 25uM pitch, MEMS Probes, ATE, BIST, JTAG, Pico Ampere Meter, interposer, spatial translation, MEMS, planarity, probes, cantilever, beam. I.I NTRODUCTION 3D chips are multi-system entities whose test challenges dwarf those presented by yesterday’s System in a Package (SiP) and/or System On a Chip (SOC). Substantial infrastructure must be readied in order to position any Automatic Test Equipment (ATE) to succeed in a production test environment. A good approach to understanding what the real challenges are would be to eliminate those with already known solutions. Past efforts to reduce test time, increase test coverage, and coordinate the software efforts of large groups of test engineers have solved 2D related production test problems. While these solutions had been developed for reasons other than 3DIC/TSV production test, we find they may lend themselves well to the task. Many of the perceived 3DIC/TSV test problems actually already have solutions. What follows is a description of how the existing features of Advantest’s V93000 might address many of these challenges. A.Test Program Software Maintenance – SmarTest Program Manager. Historically, a chip had one function. As more functions where added they became systems on a chip and then the migration to system in a package occurred. 3DIC systems in a stack add even greater complexity. Whether 3D stacks are assembled from Known Good Die (KGD) or Pretty Good Die (PGD) it can be assumed that “some” level of test will occur at both the chip level and then the stack level. Without assurance that chip layers are somewhat functional, a single layer’s defect can result with failing of the entire stack. Test costs become prohibitive as many good die are lost due to a single bad layer. Testing die before and after stack assembly requires use of variations of the same test program. One program version is used for the single die, another for the assembled stack. This is because test at the chip level will target its subcomponents while test at the stack level will exercise mission mode system level performance. It is likely that the same program be used for both activities with the difference being in how it perceives its current purpose. That is, a well architected test program can receive instructions from an operator or prober/handler and branch into chip or stack level test. Whether testing PGD, KGD, on the chip or stack level, use of the same program to test both reduces the correlation burden between chip test and assembled stack test. Proper maintenance of these program variations will require tighter book keeping than in the past. 3D structures, being built from multiple separate chip layers have associated with them legions of test, product and design engineers responsible for performance of each layer. Large groups of people who, while in the past never had reason to collaborate, in the future will find it absolutely necessary. Since each layer represents man years of test development effort, the test programs of each engineering group will have
集成电路封测技术及产业的发展趋势 摘要：介绍了全球集成电路封装测试业的发展历程、发展现状、行业竞争格局和技术发展趋势，并重点分析我国封装测试业的发展现状以及面临的机遇和挑战。研究结果表明，我国封装测试业整体呈稳步增长态势，本土集成电路市场内生增长前景广阔，内资企业与外资、合资企业的技术、规模差距不断缩小，我国封测业面临前所未有的发展机遇。 关键字：集成电路封装测试业；发展现状；竞争格局；技术趋势 1、前言 封装测试是集成电路产业链必不可少的环节。封装是指对通过测试的晶圆进行划片、装片、键合、塑封、电镀、切筋成型等一系列加工工序而得到的具有一定功能的集成电路产品的过程。随着技术进步，由于圆片级（WLP）、倒装焊（FC）以及3维（3D）封装技术的出现，颠覆了通常意义上封装工艺流程。 封装是保护芯片免受物理、化学等环境因素造成的损伤，增强芯片的散热性能，以及便于将芯片的I/O端口联接到部件级（系统级）的印制电路板（PCB）、玻璃基板等，以实现电气连接，确保电路正常工作。测试主要是对芯片、电路以及老化后的电路产品的功能、性能测试等，外观检测也归属于其中。其目的是将有结构缺陷以及功能、性能不符合要求的产品筛选出来。目前，国内测试业务主要集中在封装企业中，通常统称为封装测试业（以下简称“封测业”）。 图1 集成电路产业链
2、集成电路封装产业技术现状 （1）集成电路封装技术的发展 在集成电路产业市场和技术的推动下，集成电路封装技术不断发展，大体经历以下三个技术阶段的发展过程： 第一阶段是1980年之前的通孔插装(THD)时代。这个阶段技术特点是插孔安装到PCB上，主要技术代表包括TO（晶体管外形）和DIP（双列直插封装），其优点是结实、可靠、散热好、布线和操作较为方便，缺点是电路功能较少，封装密度及引脚数难以提高，难以满足高效自动化生产的要求。 第二阶段是1980年代开始的表面贴装（SMT）时代，该阶段技术的主要特点是引线代替针脚，由于引线为翼形或J形，从两边或四边引出，较THD插装形式可大大提高引脚数和组装密度。最早出现的表面安装类型以两边或四边引线封装为主，主要技术代表包括SOT(小外形晶体管封装)、SOP（小外形封装）、QFP（四边翼型引线扁平封装）等。采用该类技术封装后的电路产品轻、薄、小，提升了电路性能。性价比高，是当前市场的主流封装类型。 在电子产品趋小型化、多功能化需求驱动下，20世纪末期开始出现以焊球代替引线、按面积阵列形式分布的表面贴装技术。这种封装的I/O是以置球技术以及其它工艺把金属焊球（凸点）阵列式的分布在基板底部，以实现芯片与PCB 板等的外部连接。该阶段主要的封装形式包括球状栅格阵列封装（BGA）、芯片尺寸封装（CSP）、晶圆级芯片封装（WLP）、多芯片封装（MCP）等。BGA 等技术的成功开发，解决了多功能、高集成度、高速低功耗、多引线集成电路电路芯片的封装问题。 第三阶段是21世纪初开始的高密度封装时代。随着电子产品进一步向小型化和多功能化发展，依靠减小特征尺寸来不断提高集成度的方式因为特征尺寸越来越小而逐渐接近极限，以3D堆叠、TSV（硅通孔）为代表的三维封装技术成为继续延续摩尔定律的最佳选择。其中3D堆叠技术是把不同功能的芯片或结构，通过堆叠技术，使其在Z轴方向上形成立体集成和信号连通以及圆片级、芯片级、硅帽封装等封装和可靠性技术为目标的三维立体堆叠加工技术，用于微系统集成。TSV是通过在芯片和芯片之间、晶圆和晶圆之间制作垂直导通孔，实现芯片之间互连的最新技术。与以往IC封装键合和使用凸点的叠加技术不同，三维封装技术能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，大大改善芯
一、填空题 1、将芯片及其他要素在框架或基板上布置，粘贴固定以及连接，引出接线端子并且通过可塑性绝缘介质灌封固定的过程为狭义封装 ;在次基础之上，将封装体与装配成完整的系统或者设备，这个过程称之为广义封装。 2、芯片封装所实现的功能有传递电能；传递电路信号；提供散热途径；结构保护与支持。 3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。 4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。 5、金属凸点制作工艺中，多金属分层为黏着层、扩散阻挡层、表层金保护层。 6、成型技术有多种，包括了转移成型技术、喷射成型技术、预成型技术、其中最主要的是转移成型技术。 7、在焊接材料中，形成焊点完成电路电气连接的物质叫做焊料；用于去除焊盘表面氧化物，提高可焊性的物质叫做助焊剂；在SMT中常用的可印刷焊接材料叫做锡膏。 8、气密性封装主要包括了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。 9、薄膜工艺主要有溅射工艺、蒸发工艺、电镀工艺、
光刻工艺。 10、集成电路封装的层次分为四级分别为模块元件（Module）、电路卡工艺（Card）、主电路板（Board）、完整电子产品。 11、在芯片的减薄过程中，主要方法有磨削、研磨、干式抛光、化学机械平坦工艺、电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀等。 12、芯片的互连技术可以分为打线键合技术、载带自动键合技术、倒装芯片键合技术。 13、DBG切割方法进行芯片处理时，首先进行在硅片正面切割一定深度切口再进行背面磨削。 14、膜技术包括了薄膜技术和厚膜技术，制作较厚薄膜时常采用丝网印刷和浆料干燥烧结的方法。 15、芯片的表面组装过程中，焊料的涂覆方法有点涂、 丝网印刷、钢模板印刷三种。 16、涂封技术一般包括了顺形涂封和封胶涂封。 二、名词解释 1、芯片的引线键合技术(3种) 是将细金属线或金属带按顺序打在芯片与引脚架或封装基板的焊垫上
UESTC-Ning Ning 1 Chapter 2 Chip Level Interconnection 宁宁 芯片互连技术 集成电路封装测试与可靠性
UESTC-Ning Ning 2 Wafer In Wafer Grinding (WG 研磨)Wafer Saw (WS 切割)Die Attach (DA 黏晶)Epoxy Curing (EC 银胶烘烤)Wire Bond (WB 引线键合)Die Coating (DC 晶粒封胶/涂覆) Molding (MD 塑封)Post Mold Cure (PMC 模塑后烘烤)Dejunk/Trim (DT 去胶去纬) Solder Plating (SP 锡铅电镀)Top Mark (TM 正面印码)Forming/Singular (FS 去框/成型) Lead Scan (LS 检测)Packing (PK 包装) 典型的IC 封装工艺流程 集成电路封装测试与可靠性
UESTC-Ning Ning 3 ? 电子级硅所含的硅的纯度很高，可达99.9999 99999 % ? 中德电子材料公司制作的晶棒( 长度达一公尺，重量超过一百公斤 )
UESTC-Ning Ning 4 Wafer Back Grinding ?Purpose The wafer backgrind process reduces the thickness of the wafer produced by silicon fabrication (FAB) plant. The wash station integrated into the same machine is used to wash away debris left over from the grinding process. ?Process Methods: 1) Coarse grinding by mechanical.(粗磨)2) Fine polishing by mechanical or plasma etching. (细磨抛光 )