EDA课程设计报告
------8位二进制乘法器设计
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一．八位乘法器的设计要求与设计思路??
2.1 设计目的??
2.2 设计要求??
二．八位乘法器的综合设计??
3.1 八位乘法器功能??
3.2 八位乘法器设计方案??
3.3 八位乘法器各功能模块VHDL描述及仿真图形??
3.4 八位乘法器顶层模块VHDL设计及下载验证??
心得体会??
参考文献??
一、八位乘法器的设计要求与设计思路
1.1实验目的
学习并掌握应用8位二进制乘法器的原理、设计、分析和测试方法
1.2实验内容
利用移位相加原理设计一个8位二进制乘法器。
1.3实验要求
用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。
二、八位乘法器的综合设计
2.1 八位乘法器功能
通过调节实验板，输入8位二进制的A和B，八位乘法器能实现其乘积，并在数码管上面显示出来其结果。
2.2乘法器设计方案
该乘法器是有由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下图（a）下面分解8 位乘法器的层次结构，分为以下4 个模块：
①右移寄存器模块：这是一个8 位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。
②加法器模块：这是一个8 位加法器，进行操作数的加法运算。
③1 位乘法器模块：完成8 位与1 位的乘法运算。
④锁存器模块：这是一个16 位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。
按照上述算法，可以得到下图所示之框图和简单流程图。图中8 位移位寄存器reg_8 存放乘数a，从a 的最低位开始，每次从reg_8 中移出一位，送至1×8 位乘法器multi_1 中，同时将被乘数加至multi_1 中，进行乘法运算，运算的结果再送至8 位加法器adder_8 中，同时取出16 位移位寄存器reg_16 的高8 位与之进行相加，相加后结果即部分积存入reg_16 中，进行移位后并保存。这样经过8 次对乘数a 的移位操作，所以的部分积已全加至reg_16 中，此时锁存器reg_16 存放的值即所要求的积。
图（a）
简单流程图
（1）8位寄存器reg_8 的设计
8 位移位寄存器是在时钟（r8_clk'event and r8_clk='1'）信号作用下，当r8_clr='1'时，将8 位乘数加载进入；而当r8_clr='0'时，对数据进行移位操作，同时定义一个信号reg8 用来装载新数据及移位后的操作数，完成这些操作后，寄存器的最低位r8_in(0)传送给r8_out 输出。
该模块元件的程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity reg_8 is
port(r8_clk,r8_clr:in std_logic;
r8_in:in std_logic_vector(7 downto 0); r8_out:out std_logic);
end entity reg_8;
architecture reg8a of reg_8 is
signal r8:std_logic_vector(7 downto 0); begin
process(r8_clk,r8_clr) is
r8_clk
r8_clr r8_out
r8_in
输出前8步的运算结果，即输出reg16的值，其中第八个值即为求得的积，将其结果在数码管中显示出来
开始信号到来，置newstart 为1 寄存器reg16 置0
时钟上升沿到来，
寄存器reg_8 置乘数a
时钟下降沿，置newstart 为零
reg_8 移出1 位后与被乘数放入chengfaqi中进行乘法运算，结果送至adde_8reg_16 取出高8 位送adder_8 中，与mchengfaqi 得到结果进行加法运算，结果送至reg_16 右移后并进行锁存
结束
开始
begin
if(r8_clk'event and r8_clk='1') then if(r8_clr='1') then r8<=r8_in; else
r8(7)<=r8_in(0);
r8(6 downto 0)<=r8(7 downto 1); end if; end if; end process; r8_out<=r8(0);
end architecture reg8a;
（2）8 位加法器adder_8 的设计
1.该加法器由两个四位二进制加法器组成。其中设计四位二进制加法器时，为了避免加法运算时产生溢出，故定义了三个信号量ss,aa,bb,将加数a4，b4分别与0 连接后赋值给aa4,bb4，形成5 位二进制数，然后aa4，bb4 与进位位 cin4相加赋值给sel ，最后将sel 的低四位赋值给和s4，同时将sel 的最高位送给cout4 输出。
该模块程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity adder_4 is
port(a4,b4:in std_logic_vector(3 downto 0); cin4:in std_logic;
s4:out std_logic_vector(3 downto 0); cout4:out std_logic); end entity adder_4;
architecture adder4a of adder_4 is
signal aa4,bb4,s5:std_logic_vector(4 downto 0); signal ccin4:std_logic_vector(4 downto 0); begin
process(a4,b4,cin4) is begin
aa4<='0' & a4; bb4<='0' & b4;
ccin4<="0000" & cin4; s5<=aa4+bb4+ccin4; s4<=s5(3 downto 0); cout4<=s5(4); end process;
end architecture adder4a;
2.设计8 位加法器时，采用例化语句，定义信号量sel ，将4位加法器U1的s4 赋
a4 s4 b4 cout4 cin4
给sel ，再将sel 的值给4 位加法器U2 的进位位cin4，8 位加法器的高四位和低四位分别来自四位加法器U1 和U2。其连接电路图如下
a8(3 to 0) s8(3 to 0) b8(3 to 0) cin8 sel
a8(7to 4) s8(7 to 4) b8(7to 4) cout8
其程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity adder_8 is
port(a8,b8:in std_logic_vector(7 downto 0); cin8:in std_logic;
s8:out std_logic_vector(7 downto 0); cout8:out std_logic ); end entity adder_8;
architecture adder8 of adder_8 is component adder_4 is
port(a4,b4:in std_logic_vector(3 downto 0); cin4:in std_logic;
s4:out std_logic_vector(3 downto 0); cout4:out std_logic); end component;
signal sel:std_logic; begin
u1:adder_4 port map(a8(3 downto 0),b8(3 downto 0),cin8,s8(3 downto 0),sel); u2:adder_4 port map(a8(7 downto 4),b8(7 downto 4),sel,s8(7 downto 4),cout8); end architecture adder8;
（3）1位乘法器 chengfaqi 的设计
利用循环语句FOR-LOOP 完成8 位二进制数与1 位二进制的乘法运算，将8 位二进制数
b 从最低位到最高位与1 位二进制a 分别做与运算，最后将结果依次送到outa 输出。即当a 为1 时，outa 输出为b ；当a 为0 时，outa 输出全为零。
a4 s4 b4 cout4 cin4
a4 s4 b4 cout4 cin4 a8 s8
b8 cout8
cin8
其程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity chengfaqi is port(a:in std_logic;
b:in std_logic_vector(7 downto 0);
outa:out std_logic_vector(7 downto 0)); end entity chengfaqi;
architecture cheng of chengfaqi is begin
process(a,b) is begin
for i in 0 to 7 loop outa(i)<=a and b(i); end loop; end process;
end architecture cheng;
（4）16位移位寄存器 reg_16的设计
当清零信号(reg16_clr='1')到来时，定义信号变量sel 清零；否则在时钟信号reg16_clk 上升沿到来时，将sel 的低8位进行移位操作，同时将8位的数据输入reg16_in 锁存到sel 的高8位，最后赋值给reg16_out 输出。输出前八个数据。
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity reg16 is
port(reg16_clk,reg16_clr:in std_logic;
reg16_in:in std_logic_vector(8 downto 0); reg16_out:out std_logic_vector(15 downto 0)); end entity reg16;
architecture reg16a of reg16 is
signal sel:std_logic_vector(15 downto 0); signal k:integer; begin
process(reg16_clk,reg16_clr) is begin
if(reg16_clr='1') then
sel<="0000000000000000"; k<=0;
elsif(reg16_clk'event and reg16_clk='1') then if(k<8) then
a
b(7 to 0) outa
sel(6 downto 0)<=sel(7 downto 1);
sel(15 downto 7)<=reg16_in(8 downto 0);
k<=k+1;
else sel<=sel;
end if;
end if;
end process;
reg16_out<=sel;
end architecture reg16a;
（5）8 位乘法器的顶层设计
其顶层电路如图
如上图所示，当start上升沿到来，将乘数a锁存到reg_8 中，同时将16 位的移位寄存器reg_16 清零，然后随着时钟clk上升沿的到来，对reg_8 中的乘数进行移位操作，最低位在前，由低到高逐位输出。1 位乘法器中进行与8 位被乘数的相乘运算，并与锁存在16位寄存器reg_16 中的高8 位进行相加，其和（包含进位）在下一个时钟的上升沿到来时锁存到16 位寄存器中。如此进行直到第八个时钟上升沿到来时，reg_16 的输出即为所求的乘积。
其顶层程序如下：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity mux8 is
port(clk,start:in std_logic;
key:in std_logic;
a,b:in std_logic_vector(7 downto 0);
result:out std_logic_vector(15 downto 0);
IO_DS1,IO_DS2,IO_DS3,IO_DS4:out std_logic);
end entity mux8;
architecture mux8a of mux8 is
component reg_8 is
port(r8_clk,r8_clr:in std_logic;
r8_in:in std_logic_vector(7 downto 0);
r8_out:out std_logic);
end component reg_8;
component chengfaqi is
port(a:in std_logic;
b:in std_logic_vector(7 downto 0);
outa:out std_logic_vector(7 downto 0));
end component chengfaqi;
component adder_8 is
port(a8,b8:in std_logic_vector(7 downto 0);
cin8:in std_logic;
s8:out std_logic_vector(7 downto 0);
cout8:out std_logic );
end component adder_8;
component reg16 is
port(reg16_clk,reg16_clr:in std_logic;
reg16_in:in std_logic_vector(8 downto 0);
reg16_out:out std_logic_vector(15 downto 0)); end component reg16;
signal gndint,newstart,qb:std_logic;
signal andsd:std_logic_vector(7 downto 0);
signal dtbin:std_logic_vector(8 downto 0);
signal dtbout:std_logic_vector(15 downto 0);
signal oe:std_logic:='0';
type state_t is (s_rst,s0,s1,s2);
signal state,next_state:state_t;
begin
gndint<='0';
process(clk,start) is
begin
if start='1' then newstart<='1';
elsif clk='0' then newstart<='0';
end if;
end process;
process(state,start,key) is
begin
if(start='1') then
state<=s_rst;
elsif(key'event and key='1') then
state<=next_state;
end if;
end process;
process(state) is
begin
case state is
when s_rst=>next_state<=s0;
when s0=>next_state<=s1;
when s1=>next_state<=s2;
when s2=>next_state<=s0;
end case;
end process;
process(state)is
begin
case state is
when s_rst=>IO_DS1<='0';
IO_DS2<='0';
IO_DS3<='0';
IO_DS4<='0';
when s0=> IO_DS1<='1';
IO_DS2<='1';
IO_DS3<='0';
IO_DS4<='0';
result(7 downto 0)<=a;
when s1=> IO_DS1<='0';
IO_DS2<='0';
IO_DS3<='1';
IO_DS4<='1';
result(15 downto 8)<=b;
when s2=> IO_DS1<='1';
IO_DS2<='1';
IO_DS3<='1';
IO_DS4<='1';
result<=dtbout;
end case;
end process;
u1:reg_8
port map(r8_clk=>clk,r8_clr=>newstart,r8_in=>a,r8_out=>qb);
u2:chengfaqi
port map(a=>qb,b=>b,outa=>andsd);
u3:adder_8
port map(cin8=>gndint,b8=>dtbout(15 downto 8),a8=>andsd,s8=>dtbin(7 downto 0),cout8=>dtbin(8));
u4:reg16
port
map(reg16_clk=>clk,reg16_clr=>newstart,reg16_in=>dtbin,reg16_out=>dtbout); end architecture mux8a;
仿真波形如下图所示：
管脚连接入下图：
实验板管脚如上图所示接好，将写好的程序下载到实验板上，则当按下复位键F5 时，数码管全不亮。当第一次按下开关键时，数码管全不亮；第二次按下开关键的时候，数码管低两位亮，显示A的值；再一次按下开关键，数码管高两位亮，显示B的值；再一次按下开关键，数码管四位全亮，显示A和B的乘积。
心得与体会：
本次课程设计培养了我的思维，增加了思维能力，也掌握了VHDL语言里用分层次结构设计乘法器的思想和方法。同时，在课程设计的过程中，我通过对quatus 的应用，锻炼了自己的编程能力，也学会了在遇到错误的时候对程序进行调试和改进。另外，我也懂得程序的仿真和下载到开发板是不同的，仿真没有问题，并不代表下载到开发板也没问题，因此要对程序进行测试和改进，直到出来正确而稳定的结果。
参考文献：
VHDL硬件描述语言与数字逻辑电路设计（第三版），侯伯亨等编著，西安电子科技大学出版社 ;
实验四8位乘法器实验 一、实验原理 8位乘法器，输入为两个8位信号，输出结果为16位。 module mult8(out, a, b); //8位乘法器源代码 parameter size=8; input[size-1:0] a,b; //两个操作数 output[2*size-1:0] out; //结果 assign out=a*b; //乘法运算符 endmodule 本实验采用Chipscope-Pro生成VIO/ICON核，并插入到8位乘法器设计中，在线进行观测和调试。 二、实验目的 1. 熟悉ISE9.1 开发环境，掌握工程的生成方法； 2. 熟悉SEED-XDTK XUPV2Pro 实验环境； 3. 了解Verilog HDL语言在FPGA 中的使用； 4. 通过掌握8位乘法器的Verilog HDL设计，了解数字电路的设计。 三、实验内容 1. 用Verilog HDL语言设计8位乘法器，进行功能仿真验证。 2. 使用chipscope-Pro 生成VIO/ICON 核，在线观测调试。 四、实验准备 1. 将USB 下载电缆与计算机及XUPV2Pro 板的J8 连接好； 2. 将RS232 串口线一端与计算机连接好，另一端与板卡的J11 相连接； 3. 启动计算机，当计算机启动后，将XUPV2Pro 板的电源开关SW11 打开到ON 上。观察XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮。若有不亮的，请断开电源，检查电源。
五、实验步骤 ⑴创建工程及设计输入 ①在E：\project\目录下，新建名为mult8的新工程； 器件族类型（Device Family）选择“Virtex2P”， 器件型号（Device）选“XC2VP30 ff896 -7”， 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)”， 仿真器（Simulator）选“ISE Simulator” ②设计输入并保存。 ⑵功能仿真 ①在sources窗口sources for中选择Behavioral Simulation。 ②由Test Bench WaveForm 添加激励源，如图1所示。仿真结果如图2所示。 图1 波形激励编辑窗口 图2 仿真结果 从图中可以验证由Verilog HDL语言设计的8位乘法器的工作是正确的，不论是输入a的值变化还是输入b的值变化，输出值随之变化，为a与b的乘积。 ⑶生成核并添加核 本次试验内容为8位乘法器，不需要使用ILA核。因此下面使用核生成法生成一个ICON核，一个VIO核就可以了。 ①首先对生成的工程进行综合。 ②生成核 ③添加核
实验三8位乘法器的设计 一、实验目的 1)了解8位乘法器的工作原理 2)熟悉MAX+plusII软件的基本使用方法 3)熟悉EDA实验开发的基本使用方法 4)学习VHDL程序中数据对象，数据类型，顺序语句，并行语句的综合使用 二、实验内容 设计一个由8位加法器构成的以时序逻辑方式设计的8位乘法器。其乘法原理是：乘法通过逐项位移相加原理来实现，以被乘数的最低位开始，若为1，则乘数左移后与上一次和相加，若为0，左移后以全零相加，直至被乘数的最高位。 三、实验条件 开发软件：MAX+plus II 9.23 Baseline 硬件设备：装有windows7的pc机 四、实验设计 1)系统的原理框架图
2)VHDL源程序 andarith.vhd源代码 library ieee; use ieee.std_logic_1164.all; entity andarith is port(abin:in std_logic; din:in std_logic_vector(7 downto 0); dout: out std_logic_vector(7 downto 0)); end entity andarith; architecture art of andarith is begin process(abin, din)is begin for i in 0 to 7 loop dout(i)<=din(i)and abin; end loop; end process; end architecture art; arictl.vhd源代码 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity arictl is port(clk:in std_logic; start: in std_logic; clkout:out std_logic; rstall: out std_logic; ariend: out std_logic); end entity arictl; architecture art of arictl is signal cnt4b:std_logic_vector(3 downto 0); begin rstall<=start; process(clk, start)is begin if start='1' then cnt4b<="0000"; elsif clk'event and clk='1'then if cnt4b<8 then cnt4b<=cnt4b+1; end if; end if;
课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和
个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段
EDA技术课程大作业 设计题目：移位相加8位乘法器的设计 院系：电子信息与电气工程学院 学生姓名： 学号：200902070017 专业班级：09电子信息工程专升本 2010年12月3日
移位相加8位乘法器的设计 1.设计背景和设计方案 1.1设计背景 EDA技术（即Electronic Design Automation技术）就是依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（Hardware Ddscription Langurage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、布局布线以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。它在硬件实现方面融合了大规模集成电路制造技术、IC版图设计、ASIC 测试和封装、FPGA(Gield Peogrammable Gate Array)/CPLD(Complex Programmable Logic Device)编程下载和自动测试等技术；在计算机辅助工程方面融合了计算机辅助设计(CAD)，计算机辅助制造（CAM），计算机辅助测试（CAT），计算机辅助工程（CAE）技术以及多种计算机语言的设计概念；而在现代电子学方面则容纳了更多的内容，如电子线路设计理论、数字信号处理技术、数字系统建模和优化技术及长线技术理论等。本文介绍设计一个两个5位数相乘的乘法器。用发光二极管显示输入数值，用7段显示器显示十进制结果。乘数和被乘数分两次输入。在输入乘数和被乘数时，要求显示十进制输入数据。输入显示和计算结果显示，采用分时显示方式进行，可参见计算器的显示功能 1.2设计方案 此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八位加法器，所以关键是设计好八位加法器。 方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。 方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。综合各方面的考虑，决定采用方案二。 该乘法器是由8位加法器构成的以时序方式设计的8位乘法器。其乘法原理是乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。从
8位二进制乘EDA实验 法器 学号：02115024 [2013.12.15] 班级：021151 姓名：王浩楠 指导老师：徐少莹
一.设计要求 8位二进制乘法采用移位相加的方法。即用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加，直到所有的部分积都被加过一次。 例如：11010101和10010011相乘，计算过程如下: 二.设计方法 按照这种算法，可以得到下图所示之框图和简单流程图。按照这种算法，可以得到下图所示之框图和简单流程图。图中Y寄存器存放被乘数M，B寄存器存放乘数N，A累加器存放部分积。A和Y中的数据在加法器中相加后送入A 中，而A和B相级联又构成了一个16bit的移位寄存器，当它工作于移位模式时，可以实现数据的右移。由于乘数的每一位不是0就是1 ，对应的部分积不是0就是被乘数本身，所以实际作部分积相加这一步时，只要根据乘数的对应位判断：如该位为1 ，则将累加器中的数据加上被乘数再移位；如该位为0时，就不加被乘数而直接移位。运算时首先将累加器A清零，并将被乘数M和乘数N分别存入寄存器Y和B，然后依据寄存器B中最右一位B0（数据N0）确定第一个部分积。将此部分积送入A累加器以后，将A连同寄存器B右移一位，部分积的最低位被移进寄存器B的最左位，乘数的最低位N0被移出寄存器B，而乘数的次低位N1被移至寄存器B的B0位。第二次仍然依据B0位的数据（N1）来确定第二个部分积，将部分积与累加器中的数据相加后右移一位，N1又被移出寄存器，数据N2被移到B0位置。。。。。这样，经过8次部分积相加位的操作，完成1次乘法运算，乘数N恰好被移出寄存器B，寄存器B中保存的就是运算积的低8位数据。移位相加的次数应用一个计数器来控制，每移位一次，计数器计一个数。当计数器计得8个数时，发出一个信号，使电路停止操作，并输出运算结果。
只用一位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。 Vhdl代码如下： 顶层文件如下： library ieee; use ieee.std_logic_1164.all; entity f8_adder is port(a,b:in std_logic_vector(7 downto 0); c0:in std_logic; s:out std_logic_vector(7 downto 0); c1:out std_logic); end f8_adder; architecture bhv of f8_adder is signal cout:std_logic_vector(7 downto 1); component f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end component; begin u1: f_adder port map(ain=>a(0),bin=>b(0),cin=>c0,sum=>s(0),cout=>cout(1)); u2: f_adder port map(ain=>a(1),bin=>b(1),cin=>cout(1),sum=>s(1),cout=>cout(2)); u3: f_adder port map(ain=>a(2),bin=>b(2),cin=>cout(2),sum=>s(2),cout=>cout(3)); u4: f_adder port map(ain=>a(3),bin=>b(3),cin=>cout(3),sum=>s(3),cout=>cout(4)); u5: f_adder port map(ain=>a(4),bin=>b(4),cin=>cout(4),sum=>s(4),cout=>cout(5)); u6: f_adder port map(ain=>a(5),bin=>b(5),cin=>cout(5),sum=>s(5),cout=>cout(6)); u7: f_adder port map(ain=>a(6),bin=>b(6),cin=>cout(6),sum=>s(6),cout=>cout(7)); u8: f_adder port map(ain=>a(7),bin=>b(7),cin=>cout(7),sum=>s(7),cout=>c1); end bhv; 全加器描述： library ieee; use ieee.std_logic_1164.all; entity f_adder is port(ain,bin,cin:in std_logic; cout,sum:out std_logic); end f_adder; architecture fd1 of f_adder is
学号：10446234 常州大学 EDA 技术 课程设计报告 题目：移位相加8位硬件乘法器设计 学生：朱京 学院（系）：信息科学与工程学院专业班级：电子102 指导教师：李文杰
一、设计题目移位相加8位硬件乘法器设计 二、设计背景 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器。基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。由8位加法器构成的以时序逻辑方式设计的8位乘法器，具有一定的实用价值。其乘法通过逐项移位相加来实现，从被乘数最低位开始，若为1，则乘数左移后与上次的和相加，若为0，左移后与全0相加，直至被乘数的最高位。 三、设计内容及要求 设计内容： 设计移位相加8位硬件乘法器，完成8位被乘数A[7..0]和8位乘数B[7..0]的乘法运算，得到16位的乘法运算输出DOUT[15..0]。 （1）设计8位移位寄存器SREG8B，当被乘数加载于SREG8B后，随时钟节拍，最低位在前，由低位至高位逐位移出。 （2）设计与门，根据移位寄存器输出是否为1，决定输入加法器的是8位乘数还是全零。 （3）设计8位加法器，将8位乘数或全零与16位锁存器的高8位进行相加。 （4）设计16位锁存器REG16B，在时钟到来时，锁存来自加法器的输出至高8位，并右移低8位。 要求： 1）根据系统设计要求，采用自顶向下的方法，划分系统主要模块，画出整体设计原理框图。 2）根据工作原理、用硬件描述语言对设计内容实现，列出设计程序清单，给出仿真波形图和调试中存在问题及解决方法。 3）设计内容下载至目标芯片，在EDA的GW48型实验箱进行功能验证。 4）谈谈该课题的课程设计中遇到的问题，获得哪些技能和体会，以及建设性意见。 四、设计步骤和安排： （1）题目安排；图书馆查相关资料； （2）设计原理研究，总体设计； （3）各主要模块的VHDL设计。各模块的设计仿真分析。 (4) 完成系统顶层文件设计，系统总体功能的仿真分析。 (5) 将设计内容进行硬件配置，在GW48实验箱上进行调试。 (6) 撰写课程设计报告、答辩并提交报告。
一：本实验设计的是一个8为二进制加法计算器，其功能就是对两个八位的二进制数执行加法运算，并可以异步清零。 二：电路可划分为三部分：半加器、全加器和复位电路。 1、半加器: 真值表 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 电路图 2全加器：由半加器和或门组成 电路图 3复位电路： 复位电路通过en控制，当en为‘1’时，执行加法运算，输出正确的值，当en为‘0’时，输输出及结果为全0. 三：实验波形仿真和VHDL 1、仿真图：
2、VHDL代码 1)半加器h_adder： library ieee; use ieee.std_logic_1164.all; entity h_adder is port (a,b :in std_logic; co,so :out std_logic); end entity h_adder; architecture fh1 of h_adder is begin so <= not(a xor (not b));co <= a and b ; end architecture fh1; 2)或门or2a： library ieee; use ieee.std_logic_1164.all; entity or2a is port (a,b :in std_logic; c: out std_logic); end entity or2a; architecture one of or2a is begin c <= a or b ; end architecture one; 3)全加器f_adder： library ieee;
EDA课程设计报告 实验名称：八位乘法器
目录 一.引言 1.1 EDA技术的概念?? 1.2 EDA技术的特点?? 1.3 EDA设计流程?? 1.4 VHDL介绍?? 二．八位乘法器的设计要求与设计思路??2.1 设计目的?? 2.2 设计要求?? 三．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器实体设计?? 3.4 八位乘法器VHDL设计?? 3. 5八位乘法器仿真图形?? 心得体会?? 参考文献??
一、引言 1.1 EDA技术的概念 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。 1.2 EDA技术的特点 利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。 1.3 EDA设计流程 典型的EDA设计流程如下: 1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。 2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。 3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。 4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。 5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。
长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________
前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。 为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。
6.2 8位乘法器的设计 1.实验目的 （1）熟悉isEXPERT/MAX+plusisEXPERT/MAX+plus II/Foudation Series 软件的基本使用方法。 （2）熟悉GW48-CK EDA实验开发系统的基本使用方法。 （3）学习VHDL基本逻辑电路的综合设计。 2．实验内容 设计并调试好由8位加法器构成的以时序逻辑方式设计的8位乘法器。此乘法器通过判断被乘数的位值为1还是零，并通过乘数的左移与上一次和相加的方法，实现了8位乘法的运算，并用GW48-CK EDA实验开发系统进行硬件验证。 3.实验条件 （1）开发设备：Lattice ispEXPERT。 （2）实验设备：GW48-CK EDA实验开发系统。 （3）拟用芯片：ispLSI1032E PLCC-84或EPF10K10LC84-3或XCS05/XL PLCC84以及运算控制电路和外部时钟。 4.实验设计 1）系统的原理框图
2）VHDL源程序 （1）选通与门模块的源程序ANDARITH.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ANDARITH IS PORT(ABIN: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0); DOUT: OUT STD_LOGIC_vector(7 DOWNTO 0)); END ENTITY ANDARITH; ARCHITECTURE ART OF ANDARITH IS BEGIN PROCESS(ABIN,DIN)IS BEGIN FOR I IN 0 TO 7 LOOP DOUT(I)<=DIN(I)AND ABIN; END LOOP; END PROCESS; END ARCHITECTURE ART; (2)16位锁存器的源程序REG16B.VHD LIBRARY IEEE;
移位硬件八位乘法器 作者：孤灯 摘要：纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容 易的用ASIC大型集成芯片来完成，性价比高，可操作性强。 关键词：加法器，寄存器，一位乘法器，锁存器。 Abstract The pure combinatory logic constitution multiplier although the working speed quite is quick,But too takes the hardware resources,Realizes the wide position multiplier with difficulty.Meets the ROM multiplication table based on the PLD component outside the multiplier then is unable to constitute the monolithic system,Also is impractica Here introduced constitutes by eight accumulators by the succession logic way design eight multipliers,Has the certain practical value, Moreover constitutes the experimental system after FPGA,May be very easy to complete with the ASIC large-scale integration chip,The natural price is higher than,Feasibility. 一．设计思路 纯组合逻辑构成的乘法器虽然工作速度比较快，但过于占用硬件资源，难以实现宽位乘法器，基于PLD器件外接ROM九九表的乘法器则无法构成单片系统，也不实用。这里介绍由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的实用价值，而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与 上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。 二．方案设计与论证 此设计是由八位加法器构成的以时序逻辑方式设计的八位乘法器，它的核心器件是八 加法器，所以关键是设计好八位加法器。 方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。 方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度方面都比较好。综合 各方面的考虑，决定采用方案二。 三．工作原理
合肥学院 课程设计报告 题目：移位相加型8位硬件乘法器 系别：电子信息与电气工程系 专业：通信工程 班级： 13通信工程（1）班 学号： 姓名： 导师：石朝毅 成绩： 2016年 6 月 11 日
移位相加型8位硬件乘法器设计 摘要 本次设计是基于时序结构的8位移位相加型乘法器,使用软件QuartusII进行仿真设计。完成此乘法器，我们需要首先设计该乘法器的组件，包括REGSHT模块、SREG8BT模块、AND8B模块和ADDER8BT模块，并对所有元件进行仿真，无误后可进行乘法器的设计。设计方法使用的是元件例化，具体原理是通过逐项相加来实现乘法功能，最终完成整体的VHDL程序设计并仿真。 关键词：时序；乘法器；元件例化
目录 第一章前言............................................ 错误!未定义书签。设计概述............................................. 错误!未定义书签。 问题提出与原理..................................... 错误!未定义书签。 设计需要........................................... 错误!未定义书签。第二章设计过程及结果.................................. 错误!未定义书签。设计思路............................................. 错误!未定义书签。 设计须知........................................... 错误!未定义书签。 基本步骤........................................... 错误!未定义书签。设计代码及仿真....................................... 错误!未定义书签。 元件REGSHT设计代码及仿真结果...................... 错误!未定义书签。 元件SREG8BT设计代码及仿真结果..................... 错误!未定义书签。 元件AND8B设计代码及仿真结果....................... 错误!未定义书签。 元件ADDER8BT设计代码及仿真结果.................... 错误!未定义书签。 总模块设计代码及仿真结果........................... 错误!未定义书签。第三章总结............................................ 错误!未定义书签。致谢................................................... 错误!未定义书签。
EDA课程设计八位二进制全加器
EDA设计说明书 课程名称： EDA技术实用教程 设计题目：八位二进制全加器 院系：电子信息与电气工程学院学生姓名： 学号： 专业班级： 指导教师：李响 年 6 月 1
1. 设计目的 熟悉利用QuartusⅡ的原理图输入法设计简单的组合电路，掌握层次化设计的方法，并经过一个八位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2. 设计原理 2.1 一位全加器的原理 一位全加器能够用两个半加器及一个或门连接而成，因此需要首先完成半加器的设计。在本设计中，将采用原理图输入法来完成设计。 一位全加器的设计步骤： ①为本项工程设计建立文件夹； ②输入设计项目和存盘； ③将设计项目设计成可调用的元件； ④设计全加器顶层文件； ⑤将设计项日设置成工程和时序仿真。 2.2 八位全加器的原理 一个八位全加器能够由八个一位全加器构成，加法器之间的进位能够用串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。
3. 设计方案与仿真 3.1 一位全加器的设计与仿真 全加器的实现是以半加器的实现为基础的，因此，要设计全加器应首先设计一个一位的半加器。半加器的实现方案为： ①为此项工程建立文件夹； ②在基本元件库中，选中需要的元件，将元件（包含元件 and2、not 、xnor 和输入输出引脚input、output）调入原理图编辑窗口中； ③将己设计好的原理图文件存盘； ④将所设计的半加器设置成可调用的元件。 用原理图输入法所设计的半加器原理图如图3-1所示，利用QuartusⅡ软件平台，根据图3-1所示电路，可生成一个半加器元件符号，如图3-2所示。在半加器的基础上，为了建立全加器的顶层文件，必须再打开一个原理图编辑窗口，方法同上。其中，所选择的元件包含半加器、或门和输入输出引脚，由此可得到如图3-3所示的全加器原理图；进而可生成个全加器元件符号，如图3-4所示。 图3-1 半加器原理图图3-2 半加器元件符号
EDA课程设计报告 ------8位二进制乘法器设计 班级： 学号： 姓名：
目录 一．八位乘法器的设计要求与设计思路?? 2.1 设计目的?? 2.2 设计要求?? 二．八位乘法器的综合设计?? 3.1 八位乘法器功能?? 3.2 八位乘法器设计方案?? 3.3 八位乘法器各功能模块VHDL描述及仿真图形?? 3.4 八位乘法器顶层模块VHDL设计及下载验证?? 心得体会?? 参考文献?? 一、八位乘法器的设计要求与设计思路 1.1实验目的 学习并掌握应用8位二进制乘法器的原理、设计、分析和测试方法 1.2实验内容 利用移位相加原理设计一个8位二进制乘法器。 1.3实验要求 用VHDL编写代码，下载验证，并用8段数码管显示乘数和乘积。 二、八位乘法器的综合设计 2.1 八位乘法器功能 通过调节实验板，输入8位二进制的A和B，八位乘法器能实现其乘积，并在数码管上面显示出来其结果。
2.2乘法器设计方案 该乘法器是有由8 位加法器构成的以时序方式设计的8 位乘法器，采用逐项移位相加的方法来实现相乘。用乘数的各位数码，从低位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次（由乘数最低位与被乘数相乘）得到的部分积右移一位并与第二次得到的部分积相加，将加得的和右移一位再与第三次得到的部分积相加，再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次。例如：被乘数（M7M6M5M4M3M2M1M0）和乘数（N7N6N5N4N3N2N1N0）分别为11010101和10010011,其计算过程如下图（a）下面分解8 位乘法器的层次结构，分为以下4 个模块： ①右移寄存器模块：这是一个8 位右移寄存器，可将乘法运算中的被乘数加载于其中，同时进行乘法运算的移位操作。 ②加法器模块：这是一个8 位加法器，进行操作数的加法运算。 ③1 位乘法器模块：完成8 位与1 位的乘法运算。 ④锁存器模块：这是一个16 位锁存器，同时也是一个右移寄存器，在时钟信号的控制下完成输入数值的锁存与移位。 按照上述算法，可以得到下图所示之框图和简单流程图。图中8 位移位寄存器reg_8 存放乘数a，从a 的最低位开始，每次从reg_8 中移出一位，送至1×8 位乘法器multi_1 中，同时将被乘数加至multi_1 中，进行乘法运算，运算的结果再送至8 位加法器adder_8 中，同时取出16 位移位寄存器reg_16 的高8 位与之进行相加，相加后结果即部分积存入reg_16 中，进行移位后并保存。这样经过8 次对乘数a 的移位操作，所以的部分积已全加至reg_16 中，此时锁存器reg_16 存放的值即所要求的积。
实验二：8位加法器的设计 1．实验目的 （1）学习Quartus Ⅱ/ISE Suite/ispLEVER软件的基本使用方法。 （2）学习GW48-CK或其他EDA实验开发系统的基本使用方法。 （3）了解VHDL程序的基本结构。 2.实验内容 设计并调试好一个由两个4位二进制加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统（事先应选定拟采用的实验芯片的型号）进行硬件验证。3．实验要求 （1）画出系统的原理图，说明系统中各主要组成部分的功能。 （2）编写各个VHDL源程序。 （3）根据系统的功能，选好测试用例，画出测试输入信号波形或编号测试程序。 （4）根据选用的EDA实验开发装置编好用于硬件验证的管脚锁定表格或文件。 （5）记录系统仿真、逻辑综合及硬件验证结果。 （6）记录实验过程中出现的问题及解决办法。 4.实验条件 （1）开发条件：Quartus Ⅱ 8.0。 （2）实验设备：GW48-CK实验开发系统。 （3）拟用芯片：EPM7128S-PL84。 5.实验设计 1）系统原理图 为了简化设计并便于显示，本加法器电路ADDER8B的设计分为两个层次，其中底层电路包括两个二进制加法器模块ADDER4B，再由这两个模块按照图2.1所示的原理图构成顶层电路ADDER8B。 ADDER4B 图2.1 ADDER4B电路原理图
A8[7..0] 图 2.1 ADDER8B电路原理图 2）VHDL程序 加法器ADDER8B的底层和顶层电路均采用VHDL文本输入，有关VHDL程序如下。ADDER4B的VHDL源程序： --ADDER4B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT(C4:IN STD_LOGIC; A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0); S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CO4: OUT STD_LOGIC); END ENTITY ADDER4B; ARCHITECTURE ART OF ADDER4B IS SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0); SIGNAL A5,B5:STD_LOGIC_VECTOR(4 DOWNTO 0); BEGIN A5<='0'&A4; B5<='0'&B4; S5<=A5+B5+C4; S4<=S5(3 DOWNTO 0); CO4<=S5(4); END ARCHITECTURE ART; ADDER8B的VHDL源程序： --ADDER8B.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER8B IS
电子技术课程设计 ----移位相加8位硬件乘法器电路计 学院: 华科学院 专业: 通信工程 班级:通信052201H 姓名: 张茹 学号:2 指导教师:柴婷婷 2007年12月30日
一，设计任务与要求--------------------（3）1，内容 2，要求 二，总体框图---------------------------（3）1，电路的总体框图 2，框图的说明 3，设计思路 4，方案设计 三，选择器件与功能模块-----------------（5）1，选择器件各功能模块及功能说明 四，功能模块----------------------------（8）1，ADDER8B的模块 2，ANDARITH的模块 3，ARICTL的模块 4，REG16B的模块 5，SREG8B的模块 五，总体设计电路图----------------------（14）1，总体原理图 2，仿真波形图 3，管脚分配图 4，硬件验证情况 六，心得体会--------------------------------------（18）
移位相加8位硬件乘法器 一.设计任务与要求 1．内容: 由8位加法器构成的以时序逻辑方式设计的8位乘法器乘法通过逐向移位加原理来实现，从被乘数的最低位开始，若为1，则乘数左移与 上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。2．要求: (1) 重点掌握VHDL设计电路模块 (2)在掌握8位加法器设计的基础上，进一步掌握8×8位乘法器的设计； (3)进一步学习开发系统，掌握MAX+PLUS II的设计流程。 二．总体框图 （电路的总体框图）
前言 本次课程设计介绍了一种基于数字电子技术的八位二进制加法器,实现了如下功能: 1、八位二进制加数与被加数输入 2、三位数码管显示 3、三位十进制加数与被加数的输入 该电路系统主要分为八位二进制加法器和三位十进制加法器两个系统：八位二进制加法器系统由二进制输入电路、二进制加法运算电路、二进制码到十进制8421BCD码的转换电路和三位数码管显示输出4个模块组成； 三位十进制加法器系统由十进制的输入电路、三位十进制8421BCD码加法运算电路、四位数码管显示输出3个模块组成。 设计过程： 首先由本小组三名同学：夏程鉴，邢晓理，王维在互联网以及图书馆查阅了相关资料与文献，并参考了清华大学出版社06年版《数字电子技术基础》等参考教材，进行了资料整理以及设计构思。随后三名组员分工设计，由邢晓理同学设计输入系统电路，王维同学设计加法系统电路，夏程鉴同学设计二进制_十进制BCD码转换系统电路和输出系统。最后将电路模块整合为一个整体电路系统，并应用Multisim软件进行了设计电路图的绘制和仿真检验。
目录 前言 (1) 摘要 (3) 关键词 (3) 设计要求 (3) 一、设计方案简介 1、方案一 (4) 2、方案二 (5) 3、方案三 (6) 二、单元电路设计与分析 1、八位二进制加数与被加数输入(邢晓理) (7) 2、八位二进制数的加法运算(王维) (8) 3、二进制数转换为十进制8421BCD码(夏程鉴) (9) 4、八位二进制加法器总体电路图 (13) 5、十进制加数与被加数输入(邢晓理) (14) 6、三位BCD码加法器(王维) (15) 7、三位十进制加法器总体电路图 (16) 元件明细表 (17) 结束语 (18) 参考文献 (19) 鸣谢 (19) 评语 (20)