EDA课程设计报告
实验名称：八位乘法器
实验地点：@@@@
班级：@@@@@
学号：@@@@@
姓名：@@@@
目录
一.引言
1.1 EDA技术的概念??
1.2 EDA技术的特点??
1.3 EDA设计流程??
1.4 VHDL介绍??
二．八位乘法器的设计要求与设计思路??2.1 设计目的??
2.2 设计要求??
三．八位乘法器的综合设计??
3.1 八位乘法器功能??
3.2 八位乘法器设计方案??
3.3 八位乘法器实体设计??
3.4 八位乘法器VHDL设计??
3. 5八位乘法器仿真图形??
心得体会??
参考文献??
一、引言
1.1 EDA技术的概念
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
1.2 EDA技术的特点
利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。
1.3 EDA设计流程
典型的EDA设计流程如下:
1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。
2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。
3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。
4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。
5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某
一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。
6、功能仿真和时序仿真。
7、下载。如果以上的所有过程都没有发现问题，就可以将适配器产生的下载文件通过FPGA/CPLD下载电缆载入目标芯片中。
8、硬件仿真与测试。
1.4硬件描述语言（VHDL）
VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本。
1.用VHDL代码而不是用原理图进行设计，意味着整个电路板的模型及性能可用计算机模拟进行验证。
2.VHDL元件的设计与工艺无关，与工艺独立，方便工艺转换。
3.VHDL支持各种设计方法，自顶向下、自底向上或者混合的都可以。
4.可以进行从系统级到逻辑级的描述，即混合描述。
5.VHDL区别于其他的HDL，已形成标准，其代码在不同的系统中可交换建模。
二、八位乘法器的设计要求与设计思路
2.1 设计目的
本次设计的目的就是通过实践深入理解EDA技术并掌握VHDL硬件描述语言的设计方法和思想。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识和基本单元电路的综合设计应用。通过对八位乘法器的设计，巩固和综合运用所学知识，提高设计能力，提高分析、解决
计算机技术实际问题的独立工作能力。
2.2 设计要求。
设计一个乘法器的模块，接受实验系统上的连续脉冲，当给定启动/清零指令时，能自动发出CLK信号驱动乘法预算，当8个脉冲后自动停止。设计一个纯组合电路的8*8等于16位的乘法器（选择不同的流水线方式），具体说明并比较这几种乘法器的逻辑资源占用情况和运行速度情况。
通过独立的设计，能够完整的完成老师分配的课程设计任务。通过对电梯控制系统的设计，掌握所学EDA课程的基本知识和对VHDL语言的综合设计应用。通过课程设计，提高设计能力，提高分析解决实际问题的能力，并在设计中了解硬件编程的流程和思路，为以后工作和发挥技术打下基础。
三、八位乘法器的综合设计
3.1 八位乘法器功能
由8位加法器构成的以时序逻辑方式设计的8位乘法器，此乘法器具有一定的实用价值。其乘法原理是：乘法通过逐项位移相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。图中，ARICTL是乘法运算控制电路，它的START（可锁定于引脚I/O 49）信号的上跳沿与高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载：它的低电平则作为乘法使能信号。乘法时钟信号从ARICTL的CLK输入。当被乘数加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门ANDARITH打开，8为乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，由ARICTL的控制，乘法运算过程自动中止。ARIEND输出高电平，以此可点亮一发光管，以示乘法结束。此时REG16B的输出值即为最后乘积。
3.2 八位乘法器设计方案
方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。
方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位二进制并行加法器，它的原理简单，资源利用率和进位速度等方面较好，综合各方面的考虑，决定采用第二种方案。
3.3 八位加法器设计思路
纯组合逻辑构成的乘法器虽然工作速度较快，但过于占用硬件资源，难以实现宽位乘法器，由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的使用价值。而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来完成，从被乘数的最低位开始，若为1，则乘数左移后于上一次的和相加；若为0左移后以全零相加，直至被乘数的最高位。3．5八位乘法器各功能模块VHDL描述
1．library ieee; --四位二进制并行加法器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity add4b is
port( cin:in std_logic;
a,b:in std_logic_vector(3 downto 0);
s:out std_logic_vector(3 downto 0);
cout:out std_logic);
end;
architecture one of add4b is
signal sint,aa,bb:std_logic_vector(4 downto 0);
begin
aa<='0' & a;
bb<='0' & b;
sint<=aa+bb+cin;
s<=sint(3 downto 0);
cout<=sint(4);
end;
2．library ieee --由两个四位二进制并行加法器级联而成的八位二进制加法器;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity adder8b is
port( cin:in std_logic;
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(7 downto 0);
cout:out std_logic);
end;
architecture one of adder8b is
component add4b --对要调用的元件add4b的端口进行说明
port( cin:in std_logic;
a,b:in std_logic_vector(3 downto 0);
s:out std_logic_vector(3 downto 0);
cout:out std_logic);
end component;
signal carryout: std_logic;
begin
u1:add4b port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout);
u2:add4b port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout);
end;
3．library ieee --一位乘法器;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity andarith is
port( abin:in std_logic;
din:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(7 downto 0)); end;
architecture one of andarith is
begin
process(abin,din)
begin
for i in 0 to 7 loop
dout(i)<=din(i) and abin;
end loop;
end process;
end;
4．library ieee; --乘法运算控制器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity arictl is
port( clk,start:in std_logic;
clkout,rstall,ariend:out std_logic); end;
architecture one of arictl is
signal cnt4b:std_logic_vector(3 downto 0);
begin
rstall<=start;
process(clk,start)
begin
if start='1' then cnt4b<="0000";
elsif clk'event and clk='1' then
if cnt4b<8 then --小于8则计数，等于8则表明乘法运算已经结束
cnt4b<=cnt4b+1;
end if;
end if;
end process;
process(clk,cnt4b,start)
begin
if start='0' then
if cnt4b<8 then
clkout<=clk; ariend<='0';
else clkout<='0'; ariend<='1';
end if;
else clkout<=clk; ariend<='0';
end if;
end process;
end;
5．library ieee; --16位锁存器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity reg16b is
port( clk,clr:in std_logic;
d:in std_logic_vector(8 downto 0);
q:out std_logic_vector(15 downto 0));
end;
architecture one of reg16b is
signal r16s:std_logic_vector(15 downto 0);
begin
process(clk,clr)
begin
if clr='1' then r16s<="0000000000000000"; elsif clk'event and clk='1' then
r16s(6 downto 0)<=r16s(7 downto 1);
r16s(15 downto 7)<=d;
end if;
end process;
q<=r16s;
end;
6．library ieee; --8位右移寄存器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sreg8b is
port( clk,load:in std_logic;
din:in std_logic_vector(7 downto 0);
qb:out std_logic);
end;
architecture one of sreg8b is
signal reg8:std_logic_vector(7 downto 0);
begin
process(clk,load)
begin
if clk'event and clk='1' then
if load='1' then reg8<=din;
else reg8(6 downto 0)<=reg8(7 downto 1); end if;
end if;
end process;
qb<=reg8(0);
end;
7．library ieee; --8位乘法器顶层设计use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mult8x8 is
port( clk:in std_logic;
start:in std_logic;
a,b:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(15 downto 0); ariend:out std_logic);
end;
architecture struc of mult8x8 is
component adder8b is
port( cin:in std_logic;
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(7 downto 0);
cout:out std_logic);
end component;
component andarith is
port( abin:in std_logic;
din:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(7 downto 0)); end component;
component arictl is
port( clk,start:in std_logic;
clkout,rstall,ariend:out std_logic);
end component;
component reg16b is
port( clk,clr:in std_logic;
d:in std_logic_vector(8 downto 0);
q:out std_logic_vector(15 downto 0));
end component;
component sreg8b is
port( clk,load:in std_logic;
din:in std_logic_vector(7 downto 0);
qb:out std_logic);
end component;
signal gndint :std_logic;
signal intclk :std_logic;
signal rstall :std_logic;
signal qb :std_logic;
signal andsd :std_logic_vector(7 downto 0);
signal dtbin :std_logic_vector(8 downto 0);
signal dtbout :std_logic_vector(15 downto 0);
begin
dout<=dtbout; gndint<='0';
u1:arictl port map( clk,start,intclk,rstall,ariend);
u2:sreg8b port map(intclk,rstall,b,qb);
u3:andarith port map(qb,a,andsd);
u4:adder8b port map(gndint,dtbout(15 downto 8),andsd,dtbin(7 downto 0),dtbin(8));
u5:reg16b port map(intclk,rstall,dtbin,dtbout);
end;
3．5八位乘法器仿真图形
输入波形图
输出波形图
时序RTL电路
心得体会
@@@@@这个自己编去吧。。。
参考文献
⑴王爱英.计算机组成与结构.北京:清华大学出版社,2001.2
⑵黄仁欣.EDA技术实用教程.北京:清华大学出版社,2006
⑶曹昕燕，周凤臣，聂春燕.EDA技术实验与课程设计.北京:清华大学出版社,2006.5
⑷杨亦华,延明.数字电路EDA入门.北京:北京邮电大学出版社,2003
⑸邹彦，庄严，邹宁，王宇鸿《EDA技术与数字系统设计>北京:电子工业出版社,2008
⑹潘松 ,黄继业《EDA技术与VHDL》,北京,清华大学出版社,2006
(7) 潘松 ,黄继业《EDA技术实用教程》,北京，科学出版社,2006
EDA课程设计流水灯设计
目录 一、摘要··3 二、流水灯设计目的··4 三、流水灯设计流程··4 四、流水灯设计程序··5 五、流水灯设计管脚分配··7 六、功能仿真图··8 七、原理图波形图··9 八、设计注意事项··10
九、课程设计总结··11 十、参考文献··12 十一、评分表··13 一、摘要 随着EDA技术发展和应用领域的扩大与深入，EDA技术在电子信息、通讯、
自动控制及计算机应用等领域的重要性突出。随着技术市场与人才市场对EDA 的需求不断提高，产品的市场需求和技术市场的要求也必然会反映到教学领域和科研领域中来。因此学好EDA技术对我们有很大的益处。EDA是指以计算机为工具，在EDA软件平台上，根据设计社描述的源文件（原理图文件、硬件描述语言文件或波形图文件），自动完成系统的设计，包括编译、仿真、优化、综合、适配（或布局布线）以及下载。 流水灯是一串按一定的规律像流水一样连续闪亮，流水灯控制是可编程控制器的一个应用，其控制思想在工业控制技术领域也同样适用。流水灯控制可用多种方法实现，但对现代可编程控制器而言，基于EDA技术的流水灯设计也是很普遍的。 课程设计主要的目的是通过某一电路的综合设计，了解一般电路综合设计过程、设计要求、应完成的工作内容和具体的设计方法、通过设计也有助于复习、巩固以往的学习内容、达到灵活应用的目的。在设计完成后，还要将设计的电路进行安装、调试以加强学生的动手能力。在此过程中培养从事设计工作的整体观念。 课程设计应强调以能力培养为主，在独立完成设计及制作任务同时注意多方面能力的培养与提高，主要包括以下方面： ·独立工作能力和创造力。 ·综合运用专业及基础知识，解决实际工程技术问题的能力。 ·查阅图书资料、产品手册和各种工具书的能力。 ·写技术报告和编制技术资料的能力。 ·实际动手能力。
湖北大学物电学院EDA课程设计报告（论文） 题目：多功能数字钟设计 专业班级: 14微电子科学与工程 姓名：黄山 时间：2016年12月20日 指导教师：万美琳卢仕 完成日期：2015年12月20日
多功能数字钟设计任务书 1．设计目的与要求 了解多功能数字钟的工作原理，加深利用EDA技术实现数字系统的理解 2．设计内容 1，能正常走时，时分秒各占2个数码管，时分秒之间用小时个位和分钟个位所在数码管的小数点隔开； 2，能用按键调时调分； 3，能整点报时，到达整点时，蜂鸣器响一秒； 4，拓展功能：秒表，闹钟，闹钟可调 3．编写设计报告 写出设计的全过程，附上有关资料和图纸，有心得体会。 4．答辩 在规定时间内，完成叙述并回答问题。
目录（四号仿宋_GB2312加粗居中） （空一行） 1 引言 (1) 2 总体设计方案 (1) 2.1 设计思路 (1) 2.2总体设计框图 (2) 3设计原理分析 (3) 3.1分频器 (4) 3.2计时器和时间调节 (4) 3.3秒表模块 (5) 3.4状态机模块 (6) 3.5数码管显示模块 (7) 3.6顶层模块 (8) 3.7管脚绑定和顶层原理图 (9) 4 总结与体会 (11)
多功能电子表 摘要:本EDA课程主要利用QuartusII软件Verilog语言的基本运用设计一个多功能数字钟，进行试验设计和软件仿真调试，分别实现时分秒计时，闹钟闹铃，时分手动较时，时分秒清零，时间保持和整点报时等多种基本功能 关键词:Verilog语言，多功能数字钟，数码管显示； 1 引言 QuartusII是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL 以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程，解决了传统硬件电路连线麻烦，出错率高且不易修改，很难控制成本的缺点。利用软件电路设计连线方便，修改容易；电路结构清楚，功能一目了然 2 总体设计方案 2.1 设计思路 根据系统设计的要求，系统设计采用自顶层向下的设计方法，由时钟分频部分，计时部分，按键调时部分，数码管显示部分，蜂鸣器四部分组成。这些模块在顶层原理图中相互连接作用 3 设计原理分析 3.1 分频器 分频模块：将20Mhz晶振分频为1hz，100hz,1000hz分别用于计数模块，秒表模块，状态机模块 module oclk(CLK,oclk,rst,clk_10,clk_100); input CLK,rst; output oclk,clk_10,clk_100;
摘要 本设课程设计是基于FPGA的数字跑表的设计，利用Verilog HDL 语言和Quartus II软件以及FPGA实验操作平台来实现的。本论文的重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。大致内容是首先简单介绍了EDA的现状和前景， Verilog HDL 语言特点，应用平台FPGA，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对各个模块进行了详细的分析和说明。 【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表
目录 1 绪论 (2) 1.1 EDA的现状和发展及FPGA简介 (2) 1.2 Verilog HDL语言及QuartusⅡ软件简介 (2) 1.3 基于FPGA实现数字跑表运行的方案设计基本原则 (3) 1.4 论文主要完成的工作 (3) 2 系统的硬件设计 (4) 2.1数字跑表概述 (4) 2.2整体方案设计和功能分割 (4) 2.3各功能模块的设计和实现 (6) 2.4 控制系统的实现 (8) 3 系统的软件设计 (8) 3.1 软件整体设计 (8) 3.2主要模块软件设计（主要模块流程图和仿真波形图） (9) 4 总结 (12) 参考文献 (13)
1.绪论 1.1 EDA简介及FPGA简介 EDA是电子设计自动化（Electronic Design Automation）的缩写，在20 世纪60年代中期从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。而电子设计自动化（EDA）的实现是与 CPLD/FPGA技术的迅速发展息息相关的，利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现了系统的集成。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。随着计数的进步，自动化设计工具（从CAD到EDA及ESDA：Electronic System Design Automation）已成为电子信息设计人员所必需熟悉和掌握的一门技术。 FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。自1985年Xilinx公司推出第一片现场可编程逻辑器件至今，FPGA已经历了十几年的历史。在这十几年的发展过程中，以FPGA为代表的数字系统现场集成取得了惊人的发展：现场可编程逻辑器件从最初的1200个可利用门，发展到数百万门的单片FPGA芯片，将现场可编程器件的集成度提高到一个新的水平。它之所以具有巨大的市场吸引力，根本在于：FPGA不仅可以解决电子系统小型化、低功耗、高可靠性等问题，而且其开发周期短、开发软件投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场，特别是对小批量、多品种的产品需求，使FPGA成为首选。目前，FPGA的主要发展动向是：随着大规模现场可编程逻辑器件的发展，系统设计进入"片上可编程系统"（SOPC）的新纪元；芯片朝着高密度、低压、低功耗方向挺进；国际各大公司都在积极扩充其IP库，以优化的资源更好的满足用户的需求，扩大市场；特别是引人注目的所谓FPGA动态可重构技术的开拓，将推动数字系统设计观念的巨大转变。
湖北职业技术学院《EDA技术》课程设计报告 题目动态输出4位十进制频率计的设计所在学院电子信息工程学院 专业班级电信08304 学生姓名马强 学号08024839 指导教师王芳 完成日期2010年11月18 日
目录 一、概述 (3) 二、设计正文 (4) （一）设计目的 (4) （二）设计实现 (4) 1、端口说明 (4) 2、Cnt10模块说明 (5) 3、Tctl模块说明 (6) 4、锁存器reg16模块说明 (8) 5、Scan_led模块说明 (9) 6、顶层文件仿真 (10) 7、硬件下载 (11) 三、总结 (13) 四、感言 (14) 五、参考文献 (15)
概述 此次设计的主要目的是学习掌握频率计的设计方法；掌握动态扫描输出电路的实现方法；学习较复杂的数字系统设计方法。通过单位时间（1秒）内频率的计数来实现频率计的设计。此设计主要用四位十进制计数器，所以频率计数范围为100～9999Hz。然后锁存防止闪烁显示，最后由译码扫描显示电路输出到数码管进行显示输出。并且下载后会有一秒钟的延时后才会显示输出所计频率输出。设计下载后能够进行仿真频率的计数和静态显示，但是分频的设计程序有所缺陷导致长时间显示后会有1Hz的抖动。通过这次的设计能够更清楚的理解VHDL程序的描述语言，进行简单程序的编写和仿真。
动态输出4位十进制频率计的设计 一、目的 1.学习掌握频率计的设计方法。 2.掌握动态扫描输出电路的实现方法。 3.学习较复杂的数字系统设计方法 二、设计实现 4位十进制频率计外部接口如图1所示，顶层文件如图2所示，包含4中模块；Tctl、reg16、scan_led和4个cnt10。 （1）端口说明 F1Hz：给Tctl模块提供1Hz的频率输入。 Fin：被测频率输入。 scan_led：给scan_led模块提供扫描输入频率输入。 bt[1..0]：片选信号输出。 sg[6..0]:译码信号输出。 cout：进位输出。
EDA综合课程设计-数字时钟设计 一、题目要求 1、功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟、秒及清零的功能。 4）具有整点报时功能。 2、总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的键7和键4进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。可以根据我们自己任意时间的复位。 4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。产生“滴答.滴答”的报警声音。 5）LED灯在时钟显示时有花样显示信号产生。即根据进位情况，LED不停的闪烁，从而产生“花样”信号。
根据总体方框图及各部分分配的功能可知，本系统可以由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整和一个顶层文件构成。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟均是采用6进制和10进制的组合。 数字时钟系统顶层原理图
多功能数字时钟的课程设计报告 1、本设计可以实现的功能 1）具有时、分、秒计数显示功能，以24小时循环计时。 2）时钟计数显示时有LED灯的花样显示。 3）具有调节小时、分钟及清零的功能。 4）具有整点报时功能。 2、初步设计的总体方框图 3、性能指标及功能设计 1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制计数，即从0到59循环计数，时钟——24进制计数，即从0到23循环计数，并且在数码管上显示数值。 2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，这样使数字钟真正具有使用功能。我们可以通过实验板上的K1-K7进行任意的调整，因为我们用的时钟信号均是1HZ的，所以每LED灯变化一次就来一个脉冲，即计数一次。 3）清零功能：reset为复位键，低电平时实现清零功能，高电平时正常计数。
西南科技大学 设计报告 课程名称：基于FPGA的现代数字系统设计设计名称：基于原理图的数字跑表设计 姓名： 学号: 班级： 指导教师：
西南科技大学信息工程学院
一、实验目的 1、设计一个数字跑表，具有复位、暂停、秒表等功能 二、实验原理 1.完成一个具有数显输出的数字跑表计数器设计，原理图如下图所示。 、 数字跑表计数器原理图
任务分析: 输入端口： 1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。 2）暂停信号PAUSE，当PAUSE=1，暂停计数，当PAUSE=0，正常计数。3）系统时钟CLK，CLK=50MHz 输出端口： 数码管驱动----DATA1，位宽14位，其中，DATA1[7：0]是数码管显示值，DATA1[14：8]是数码管控制端口
屏蔽未用端口---ctr，位宽是2，将未用的两个数码管显示关闭 （1）跑表的计时范围为0.01s～59min59.99s，计时精度为10ms； （2）具有异步复位清零、启动、计时和暂停功能； （3）输入时钟频率为100Hz； （4）要求数字跑表的输出能够直接驱动共阴极7段数码管显示. 按照自顶向下设计，应该分为以下模块： 分频----将下载板上50MHz时钟分频为周期是0.01秒的时钟，提供给百分计数 计数1----百分计数，输入周期是0.01秒的时钟，计数，满100进位，注意个位，十位的不同生成 计数2---60进制计数器，输入百分位，或者秒位的进位，计数，满60向高位进位，注意个位，十位的不同生成 数码管显示控制----驱动数码管数据，显示控制端口。 三、实验步骤 1、数码管显示驱动模块的设计 （1）建立工程：file->New Project，并注意器件、EDA工具的正确选择 （2）建立新Verilog HDL模块编辑窗口，选择资源类型为Verilog Module，并输入合法文件名，在文本编辑窗口输入代码。 （3）执行综合得到综合后的电路，并进行功能时序仿真。 2.计数器模块的设计 设计步骤同数码管的设计，并完成模块的设计输入、综合、功能仿真。 3.数码管和计数器组合为一个系统 用Verilog HDL将数码管和计数器组合为一个模块，完成综合、功能仿真，分析波形，修正设计。
课程设计说明书 课程：EDA技术基础 题目：数字钟的设计 闹钟与整点报时模块 学生姓名：XXX 学号201265110204 班级 :1203班 专业：电子信息与科学 指导教师：XXX 2014年12月20日 长沙理工大学课程设计任务书 物理与电子科学学院电子信息与科学专业1203班姓名王玲课程名称EDA技术基础 题目数字钟的设计
长沙理工大学课程设计成绩评定表
目录 1数字钟设计闹钟模块基本任务要求4 2设计思想4 3简述闹钟模块的输入与输出5 4分进程描述6 5仿真结果与分析7 6简述数字钟的设计总成果10 7总结11 参考文献13 代码附件13
基本任务要求：运用QuartusⅡ13.1软件平台，用VHDL语言描述并设计的闹钟模块满足可调闹钟时间，当时钟时间到达闹钟时间后会响闹铃，（由于实验室权限问题会以FPGA开发板上12个LED灯交替发光来表现）；整点报时过程表现为整点的前十秒内响铃，（以FPGA开发板上一个LED灯交替发光来实现）。 设计思想：闹钟模块要以分频模块、计数器模块和译码显示模块为基础，将闹钟模块分为三个进程，一个进程用来实现调闹钟，一个进程来实现闹响闹钟（即实现LED灯交替发光），另一个进程来是实现整点报时。 （上面截图为数字钟整体编译后的RTL电路的闹钟模块） 简述闹钟模块图的输入与输出：上图中的输入粗黑实线为计数器模块输出的小时、分钟的高低位和秒钟的高位（都用四位的二进制表示）；输出的粗黑实线为定的闹钟时间（包括小时和分钟），将送到译码显示模块显示闹钟时间，闹钟时间与时钟都在FPGA上的数码管显示，用二选一实现交替显示。clk和clk1都是经过分频器分出的不同频率的信号分别用于整点报时的闪灯脉冲与闹钟调时、闹响的闪灯脉冲。
哈尔滨工业大学(威海) 电子学课程设计报告带有整点报时的数字钟设计与制作 姓名: 蒋栋栋 班级: 0802503 学号: 080250331 指导教师: 井岩
目录 一、课程设计的性质、目的和任务 (3) 二、课程设计基本要求 (3) 三、设计课题要求 (3) 四、课程设计所需要仪器 (4) 五、设计步骤 (4) 1、整体设计框图 (4) 2、各个模块的设计与仿真 (4) 2.1分频模块 (4) 2.2计数器模块 (6) 2.3控制模块 (10) 2.4数码管分配 (13) 2.5显示模块 (14) 2.6报时模块 (16) 六、调试中遇到的问题及解决的方法 (18) 七、心得体会 (18)
一、课程设计的性质、目的和任务 创新精神和实践能力二者之中，实践能力是基础和根本。这是由于创新基于实践、源于实践，实践出真知，实践检验真理。实践活动是创新的源泉，也是人才成长的必由之路。 通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。 二、课程设计基本要求 掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。 三、设计课题要求 （1）构造一个24小时制的数字钟。要求能显示时、分、秒。 （2）要求时、分、秒能各自独立的进行调整。 （3）能利用喇叭作整点报时。从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。整点报时声的频率应与其它的报时声频有明显区别。 #设计提示（仅供参考）： （1）对频率输入的考虑 数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。 （2）计时部分计数器设计的考虑 分、秒计数器均为模60计数器。 小时计数为模24计数器，同理可建一个24进制计数器的模块。 （3）校时设计的考虑 数字钟校准有3个控制键：时校准、分校准和秒校准。 微动开关不工作，计数器正常工作。按下微动开关后，计数器以8Hz频率连续计数(若只按一下，则计数器增加一位)，可调用元件库中的逻辑门建一个控制按键的模块，即建立开关去抖动电路(见书70页)。 （4）报时设计的考虑
武夷学院 课程设计(论文)基于单片机的多功能秒表设计 院系：电子工程系 专业（班级）：09电信（一）班 姓名：鞠建龙 学号: 20094081009 指导教师：邵海龙 职称：助教 完成日期： 2011 年 12 月 1 日 武夷学院教务处制
摘要 近年来随着科技的飞速发展，单片机的应用正在不断的走向深入。本文阐述了基于单片机的多功能电子秒表设计。本设计主要特点是具有倒计时功能，还可以按圈计时，而且误差在0.01，,是各种体育竞赛的必备设备之一，另外硬件部分设置了查看按键。 本设计的数字电子秒表系统采用AT89C52单片机为中心器件，利用其定时器/计数器定时和记数的原理，结合显示电路、数码管以及外部中断电路来设计计时器。将软、硬件有机地结合起来，使得系统能够实现8位LED显示，显示时间24小时内，计时精度为0.01秒，能正确地进行计时，同时能记录一次时间，并在下一次计时后对上一次计时时间进行查询。其中软件系统采用C语言编写程序，包括显示程序，定时中断服务延时程序等，并在KEIL中调试运行，硬件系统利用PROTEUS强大的功能来实现，简单切易于观察，在仿真中就可以观察到实际的工作状态。 关键字：单片机；数字电子秒表；仿真
Abstract With the rapid development of science and technology in recent years, SCM applications are constant-depth manner. In this paper, based on single chip design of digital electronic stopwatch. The main characteristics of this design timing accuracy of 0.01s, to solve the traditional result of a lack accuracy due to timing errors and unfair, and is a variety of sports competitions, one of the essential equipment. In addition the hardware part of the set View button on the stopwatch can be the last time to save time for user queries. The design of the multi-function stopwatch system uses STC89C52 microcontroller as the central device, and use its timer / counter timing and the count principles, combined with display circuit, LED digital tube, as well as the external interrupt circuit to design a timer. The software and hardware together organically, allowing the system to achieve two LED display shows the time within 24 hours, Timing accuracy of 0.01 seconds, Be able to correctly time at the same time to record a time, and the next time after the last time the time to search.automatically added a second in which software systems using assembly language programming, including the display program, timing, interrupt service, external interrupt service routine, delay procedures, key consumer shaking procedures, and WAVE in the commissioning, operation, hardware system uses to achieve PROTEUS powerful, simple and easy to observe the cut in the simulation can be observed on the actual working condition. Keyword：LED display；High-precision stopwatch；STC89C52
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摘要（三号，黑体，居中，字间空两格字符） （空二行换行） 空4格打印摘要内容（小四号宋体,行距20）。 关键词：（摘要内容后下空一行打印“关键词”三字（小四号黑体），其后为关键词（小四号宋体），每一关键词之间用分号隔开，最后一个关键词后不打标点符号。 ABSTRACT ①居中打印“ABSTRACT”，再下空二行打印英文摘要内容。②摘要内容每段开头留四个空字符。③摘要内容后下空一行打印“Key words”，其后为关键词用小写字母，每一关键词之间用分号隔开，最后一个关键词后不打标点符号。 Key words ：aaa；bbb；ccc
目录（3号，黑体，居中） （空1行，以小4号黑体设置字体及大小，行间距22、字间距标准） 1 XXXXXX………………………………………………………………………… 1.1 XXXXXX……………………………………………………………………… 1.2 XXXXXX……………………………………………………………………… ┇ 2 XXXXXX………………………………………………………………………… 2.1 XXXXXX……………………………………………………………………… 2.2 XXXXXX……………………………………………………………………… ┇ 3 4 结束语 参考文献………………………………………………………………………………. 致谢……………………………………………………………………………………附录……………………………………………………………………………………
f p g a数字钟课程设计报告 Prepared on 24 November 2020
课程设计报告 设计题目：基于FPGA的数字钟设计 班级：电子信息工程1301 姓名：王一丁 指导教师：李世平 设计时间：2016年1月 摘要 EDA（Electronic Design Automation）电子设计自动化，是以大规模可编程器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，通过相关的软件，自动完成软件方式设计得电子系统到硬件系统，最终形成集成电子系统或专用集成芯片。本次课程设计利用Quartus II 为设计软件，VHDL为硬件描述语言，结合所学知识设计一个多功能时钟，具有显示年、月、日、时、分、秒显示，计时，整点报时，设定时间等功能。利用硬件描述语言VHDL 对设计系统的各个子模块进行逻辑描述，采用模块化的思想完成顶层模块的设计，通过软件编译、逻辑化简、逻辑综合优化、逻辑仿真、最终完成本次课程设计的任务。 关键词：EDA VHDL语言数字钟 目录 摘要 1 课程设计目的 2 课程设计内容及要求
设计任务 设计要求 3 VHDL程序设计 方案论证 系统结构框图 设计思路与方法 状态控制模块 时分秒模块 年月日模块 显示模块 扬声器与闹钟模块 RTL整体电路 4 系统仿真与分析 5 课程设计总结，包括.收获、体会和建议 6 参考文献 1 课程设计目的 (1)通过设计数字钟熟练掌握EDA软件(QUARTUS II)的使用方法，熟练进行设计、编译，为以后实际工程问题打下设计基础。 (2)熟悉VHDL 硬件描述语言，提升分析、寻找和排除电子设计中常见故障的能力。 (3)通过课程设计，锻炼书写有理论根据的、实事求是的、文理通顺的课程设计报告。
EDA课程设计报告书 题目：数字跑表 姓名： 班级： 学号： 成绩： 一、设计题目及要求
设计题目：数字跑表 要求：1 具有暂停，启动功能。 2 具有重新开始功能。 3 用六个数码管分别显示百分秒，秒和分钟。 二、设计过程及内容 拿到题目后，我在图书馆进行了相关书籍的查阅，首先明确了题目中设计项目要实现的功能，再进一步确定实现其功能的组成部分和使用器件，对于本次设计的总体思路,首先是设计一个控制模块，可以使跑表具有启动、暂停及重新开始的功能；然后，利用一个分频模块即15进制计数器得到100HZ的时钟脉冲，接入到一个100*60*60三个计数器的模块中，完成对时间的计时工作和对选时模块的输出工作，使选时模块得到对应的时间，其次将选时模块与显示模块连接，使数码管显示选中的当前时间，从而完成了这次课程设计的设计工作，进入到实现过程中去。 根据课程设计要求将设计分为5个模块： 1、控制模块，使跑表具有启动、暂停及重新开始的功能； 2、分频模块，用于得到频率为100HZ的时钟脉冲； 3、计时模块，进行时间的计时，同时将当前时间输出给选时模块； 4、选时模块，从计时器得到当前时间输出给显示模块； 5、显示模块，进行时间的显示。 总图如下：
与门可控制时钟信号的输出与否，当跑表为START状态时CLK端为高电平，QA为1，时钟信号输出，当跑表为STOP状态时CLK端为低电平，QA为0，时钟信号不输出，从而实现开始和暂停的功能。REST是清零按钮，REST接到控制模块和总计时器模块的清零端，当REST为高电平时，控制模块和总计数器模块清零，跑表重新开始工作。 第二个模块：分频器模块 将74161接成15进制计数器，将1465HZ的时钟频率转换成近似于100HZ的时钟信号即所需的输入时钟信号，从而实现分频功能。将得到的时钟信号输入到总计数器模块中去。
附录I EDA课程设计参考题目 注：在以下设计中只可以用一个参考时钟 一、设计数码管显示控制器 要求： 1．能自动一次显示出数字0、1、2、3、4、5、6、7、8、9（自然数列），1、3、5、7、9(奇数列)，0、2、4、6、8（偶数列），0、1、2、3、4、5、6、7、0、1(音乐符号序列)；然后再从头循环； 2．打开电源自动复位，从自然数列开始显示。 二、设计乒乓球游戏机 要求： 1．用8个发光二极管表示球；用两个按钮分别表示甲乙两个球员的球拍； 2．一方发球后，球以固定速度向另一方运动（发光二极管依次点亮），当球达到最后一个发光二极管时，对方击球（按下按钮）球将向相反方向运动，在其他时候击球视为犯规，给对方加1分；都犯规，各自加1分； 3．甲、乙各有一数码管计分； 4．裁判有一个按钮，是系统初始化，每次得分后，按下一次。 三、设计智力竞赛抢答器 要求： 1．五人参赛每人一个按钮，主持人一个按钮，按下就开始； 2．每人一个发光二极管，抢中者灯亮； 3．有人抢答时，喇叭响两秒钟； 4．答题时限为10秒钟，从有人抢答开始，用数码管倒计时间，0、9、8…1、0；倒计时到0的时候，喇叭发出两秒声响。 四、设计数字钟 要求： 1．输入10HZ的时钟；（提示：对已有kHz频率时钟进行分频） 2．能显示时、分、秒，24小时制； 4．时和分有校正功能； 5．整点报时，喇叭响两秒； 6．可设定夜间某个时段不报时； 注意：硬件资源的节约，否则器件内资源会枯竭。 五、设计交通灯控制器 要求： 1．东西方向为主干道，南北方向为副干道； 2．主干道通行40秒后，若副干道无车，仍主干道通行，否则转换； 4．换向时要有4秒的黄灯期；
EDA技术课程设计 多功能数字钟 学院：城市学院 专业、班级： 姓名： 指导老师： 20XX年12月
目录 1、设计任务与要求 (2) 2、总体框图 (2) 3、选择器件 (2) 4、功能模块 (3) （1）时钟记数模块 (3) （2）整点报时驱动信号产生模块 (6) （3）八段共阴扫描数码管的片选驱动信号输出模块 (7) （4）驱动八段字形译码输出模块 (8) （5）高3位数和低4位数并置输出模块 (9) 5、总体设计电路图 (10) （1）仿真图 (10) （2）电路图 (10) 6、设计心得体会 (11)
一、设计任务与要求 1、具有时、分、秒记数显示功能，以24小时循环计时。 2、要求数字钟具有清零、调节小时、分钟功能。 3、具有整点报时，整点报时的同时输出喇叭有音乐响起。 二、总体框图 多功能数字钟总体框图如下图所示。它由时钟记数模块（包括hour、minute、second 三个小模块）、驱动8位八段共阴扫描数码管的片选驱动信号输出模块（seltime）、驱动八段字形译码输出模块（deled）、整点报时驱动信号产生模块（alart）。 系统总体框图 三、选择器件 网络线若干、共阴八段数码管4个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、alert(整点报时驱动信号产生模块)、 seltime(驱动4位八段共阴扫描数码管的片选 驱动信号输出模块)、deled(驱动八段字形译 码输出模块)。
四、功能模块 多功能数字钟中的时钟记数模块、驱动8位八段共阴扫描数码管的片选驱动信号输出模块、驱动八段字形译码输出模块、整点报时驱动信号产生模块。 (1) 时钟记数模块： <1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RESET）作用下，即可清零。 VHDL程序如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity hour24 is port( clk: in std_logic; reset:instd_logic; qh:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0); ql:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0)); end hour24; architecture behav of hour24 is begin process(reset,clk) begin if reset='1' then qh<="000"; ql<="0000"; elsif(clk'event and clk='1') then if (qh<2) then if (ql=9) then ql<="0000"; qh<=qh + 1; else ql<=ql+1; end if; else if (ql=3) then ql<="0000"; qh<="000"; else ql<=ql+1; end if; end if; end if; end process; end behav; 仿真波形如下：
基于FPGA的数字跑表设计报告 姓名： 学号： 指导老师：李颖
摘要：本文详细介绍了数字秒表的设计指标，设计思路，设计方案，系统电路设计，系统单元模块设计，系统硬件实现与测试的结果。 一 引言 科技高度发展的今天，集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活已逐渐崭露头角。大多数电子产品多是由计算机电路组成，如：手机、mp3等。而且将来的不久他们的身影将会更频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。他们对时间精确度达到了几纳秒级别。 二 项目任务与设计思路 本项目的任务是掌握使用VHDL 语言的设计思想；熟悉ise 软件的使用；了解XILINX 学生EDA 实验板。了解 EDA 技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决 计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。 项目任务与设计思路 本项目的指标： 1、跑表精度为0.01秒 2、跑表计时范围为：1小时 3、设置开始计时/停止计时、复位两个按钮 4、显示工作方式：用六位BCD 七段数码管显示读数。 显示格式： 三 基于VHDL 方法设计方案 VHDL 的设计流程主要包括以下几个步骤： 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL 编辑环境。 通常VHDL 文件保存为.vhd 文件 2.功能仿真：将文件调入 HDL 仿真软件进行功能仿真，检查逻辑功能是否正确。 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。逻辑综合软件会生成.edf 或.edif 的 EDA 工业标准文件。 4.布局布线：将.edf 文件调入PLD 厂家提供的软件中进行布线，即把设 分 秒 0.01秒
计算机辅助设计参考题目 设计一数字式竞赛抢答器 1、设计一个可容纳6组(或4组)参赛的数字式抢答器，每组设一个按钮，供抢 答使用。 2、抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 3、设置一个主持人“复位”按钮。 4、主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显 示抢答组别，扬声器发出2~3秒的音响。 5、设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10 分，答错一次减10分。 教学提示: 1、此设计问题的关键是准确判断出第一抢答者并将其锁存，实现的方法可使 触发器或锁存器，在得到第一信号后将输入封锁，使其它组的抢答信号无效。 2、形成第一抢答信号后，用编码、译码及数码显示电路显示第一抢答者的组别， 用第一抢答信号推动扬声器发出音响。 3、计分电路采用十进制加／减计数器、数码管显示，由于每次都是加／减10 分，所以个位始终为零，只要十位、百位进行加／减运算即可。 设计二数字钟 1、设计一个能显示1/10秒、秒、分、时的12小时数字钟。 2、熟练掌握各种计数器的使用。 3、能用计数器构成十进制、六十进制、十二进制等所需进制的计数器。 4、能用低位的进位输出构成高位的计数脉冲。 教学提示: 1、时钟源使用频率为0.1Hz的连续脉冲。 2、设置两个按钮，一个供“开始”及“停止”用，一个供系统“复位”用。 3、时钟显示使用数码管显示。 4、“时显示”部分应注意12点后显示1点。 5、注意各部分的关系，由低位到高位逐级设计、调试。 设计三数字频率计 1、设计一个能测量方波信号的频率的频率计。 2、测量的频率范围是1Hz~9999Hz。 3、结果用十进制数显示。 教学提示: 1、脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为，f为被 测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。 所以，在1秒时间内计数器所记录的结果，就是被测信号的频率。 2、被测频率信号取自实验箱晶体振荡器输出信号，加到主控门的输入端。 3、再取晶体振荡器的另一标准频率信号，经分频后产生各种时基脉冲：1ms， 10ms，0.1s，1s等，时基信号的选择可以控制，即量程可以改变。 4、时基信号经控制电路产生闸门信号至主控门，只有在闸门信号采样期间内(时 基信号的一个周期)，输入信号才通过主控门。 5、f=N/T，改变时基信号的周期T，即可得到不同的测频范围。
EDA技术及应用课程设计说明书 2013 届电子信息工程专业班级 题目数字时钟 学号 姓名 指导教师 二О一五年月日
一、基本原理 一个完整的时钟应由三部分组成：秒脉冲发生电路、计数显示部分和时钟调整部分。 秒脉冲发生电路原理：一个时钟的准确与否主要取决于秒脉冲的精确度。为了保证计时准确我们对系统时钟48MHz进行了48000000分频，从而得到1Hz的秒脉冲。 计数显示部分原理：显示部分是用数码管LED实现的，这里使用的是共阳极的数码管如图所示8个数码管，其中左边两个数码管用来显示时的个位和十位、中间的显示分的个位和十位、最右边两个显示分的个位和十位。 时钟调整部分原理：校时电路里定义key[0]、key[1]和k2、k3分别用于控制时钟的计时开始、清零和调整功能中的时的加1、分的加1处理，从而完成对现在的时间调整。本实验电路校时电路在此完成了暂停、清零、时调整和分调整。
二、硬件设计 芯片图： 图1 数字时钟原理图 程序的调试工作都是在电脑上完成的，通过程序的输入、原理图的建立、管脚分配、编译、仿真、再下载到芯片进行运行。
电路中采用共阳极连接的七段数码管，通过程序的控制扫描驱动来显示时钟的时-分-秒。
程序中的按键设定为K1暂停、K2清零、K3调时、K4调分元件清单： 三、数字时钟的Verilog实现 管脚的分配： 程序： module clock(clk,s1,,s2,key,dig,seg); //模块名clock input clk,s1,s2; //输入时钟 input[1:0]key; //输入按键 output[7:0]dig; //数码管选择输出引脚
目录 第一章课题设计内容及要求 (2) 1.1 内容 (2) 1.2 要求 (2) 第二章系统方案设计 (3) 2.1设计方案 (3) 2.2 设计原理 (3) 第三章系统硬件设计 (4) 3．1 硬件电路的设计方案及框图 (4) 3．2 单片机的选择 (4) 3．3 时钟与复位电路的设计 (5) 3．3．1 时钟电路 (5) 3．3．2 复位电路 (6) 3．4 LED显示电路的设计 (7) 3．4．1 控制方式 (7) 3．4．2 段驱动芯片选择 (8) 3．5 按键电路 (8) 第四章系统软件设计 (9) 4．1 主程序的设计 (10) 4．2 时钟、跑表计时程序模块的设计 (12) 4．3 T1断程序流程图如下： (16) 4．4 代码转换程序： (18) 4．5 显示程序 (19) 第五章系统的安装调试说明 (21) 第六章总结与体会 (22) 参考文献 (23) 附录 (24) 1．程序原理图 (24) 2．程序清单 (24)
第一章课题设计内容及要求 1.1 内容 （1）本课题以单片机为核心，设计出电子跑表，具有以下功能： （2）具有电时钟和跑表功能； （3）做时钟时在4位LED 显示器上显示分、秒； （4）做跑表时显示范围000.0秒~999.9秒； （5）当按下启动按钮跑表开始计时，按下停止按钮停止计时，当按下复位按钮跑表回零。 1.2 要求 用伟福编译程序，用Proteus画出电路图进行仿真。
第二章系统方案设计 2.1设计方案 电子跑表的设计有多种方法，例如，可用中小规模集成电路组成电子跑表；也可用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子跑表；还可以利用单片机来实现等等。本次单片机综合实验需要进行硬件设计与软件设计。 2.2 设计原理 （1）本系统采用AT89C51单片机、4位LDE显示、两块块74LS244芯片、4个调节按钮、共同构成我的单片机电子跑表的硬件。 （2）计时单元由单片机内部的定时器/记数器来实现。 （3）时间显示功能通过LED数码管动态扫描来实现。由于数码管要显示时钟，还要显示跑表，因此，我分别用31H、32 H计时钟，用R5、R6计跑表，当要显示哪一个的时候，就把哪一个地址送到显示地址35 H、36 H中，达到跑表显示与时钟显示互不影响。 （4）电子跑表的启动/复位/清零功能由软件来实现。P1.1接启动键，P1.3接停止键，P1.0接清零键。P1.2实现时钟和跑表的转换功能。 （5）由于跑表和时钟的中断服务程序有冲突，我们就把跑表的中断服务程序写成另外的子程序了，这样就必须要引入标志位了，我们在此用42H标志位，用标志位来给跑表计数。