EDA课程设计报告
实验名称：八位乘法器
目录
一.引言
1.1 EDA技术的概念??
1.2 EDA技术的特点??
1.3 EDA设计流程??
1.4 VHDL介绍??
二．八位乘法器的设计要求与设计思路??2.1 设计目的??
2.2 设计要求??
三．八位乘法器的综合设计??
3.1 八位乘法器功能??
3.2 八位乘法器设计方案??
3.3 八位乘法器实体设计??
3.4 八位乘法器VHDL设计??
3. 5八位乘法器仿真图形??
心得体会??
参考文献??
一、引言
1.1 EDA技术的概念
EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
1.2 EDA技术的特点
利用EDA技术进行电子系统的设计，具有以下几个特点：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。因此，EDA技术是现代电子设计的发展趋势。
1.3 EDA设计流程
典型的EDA设计流程如下:
1、文本/原理图编辑与修改。首先利用EDA工具的文本或图形编辑器将设计者的设计意图用文本或图形方式表达出来。
2、编译。完成设计描述后即可通过编译器进行排错编译，变成特定的文本格式，为下一步的综合做准备。
3、综合。将软件设计与硬件的可实现性挂钩，是将软件转化为硬件电路的关键步骤。
4、行为仿真和功能仿真。利用产生的网表文件进行功能仿真，以便了解设计描述与设计意图的一致性。
5、适配。利用FPGA/CPLD布局布线适配器将综合后的网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配臵、逻辑分割、逻辑优化、布局布线。适配报告指明了芯片内资源的分配与利用、引脚锁定、设计的布尔方程描述情况。
6、功能仿真和时序仿真。
7、下载。如果以上的所有过程都没有发现问题，就可以将适配器产生的下载文件通过FPGA/CPLD下载电缆载入目标芯片中。
8、硬件仿真与测试。
1.4硬件描述语言（VHDL）
VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本。
1.用VHDL代码而不是用原理图进行设计，意味着整个电路板的模型及性能可用计算机模拟进行验证。
2.VHDL元件的设计与工艺无关，与工艺独立，方便工艺转换。
3.VHDL支持各种设计方法，自顶向下、自底向上或者混合的都可以。
4.可以进行从系统级到逻辑级的描述，即混合描述。
5.VHDL区别于其他的HDL，已形成标准，其代码在不同的系统中可交换建模。
二、八位乘法器的设计要求与设计思路
2.1 设计目的
本次设计的目的就是通过实践深入理解EDA技术并掌握VHDL硬件描述语言的设计方法和思想。通过学习的VHDL语言结合电子电路的设计知识理论联系实际，掌握所学的课程知识和基本单元电路的综合设计应用。通过对八位乘法器的设计，巩固和综合运用所学知识，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
2.2 设计要求。
设计一个乘法器的模块，接受实验系统上的连续脉冲，当给定启动/
清零指令时，能自动发出CLK信号驱动乘法预算，当8个脉冲后自动停止。设计一个纯组合电路的8*8等于16位的乘法器（选择不同的流水线方式），具体说明并比较这几种乘法器的逻辑资源占用情况和运行速度情况。
通过独立的设计，能够完整的完成老师分配的课程设计任务。通过对电梯控制系统的设计，掌握所学EDA课程的基本知识和对VHDL语言的综合设计应用。通过课程设计，提高设计能力，提高分析解决实际问题的能力，并在设计中了解硬件编程的流程和思路，为以后工作和发挥技术打下基础。
三、八位乘法器的综合设计
3.1 八位乘法器功能
由8位加法器构成的以时序逻辑方式设计的8位乘法器，此乘法器具有一定的实用价值。其乘法原理是：乘法通过逐项位移相加原理来实现，从被乘数的最低位开始，若为1，则乘数左移后与上一次和相加；若为0，左移后以全零相加，直至被乘数的最高位。图中，ARICTL是乘法运算控制电路，它的START（可锁定于引脚I/O 49）信号的上跳沿与高电平有两个功能，即16位寄存器清零和被乘数A[7..0]向移位寄存器SREG8B加载：它的低电平则作为乘法使能信号。乘法时钟信号从ARICTL的CLK输入。当被乘数加载于8位右移寄存器SREG8B后，随着每一时钟节拍，最低位在前，由低位至高位逐位移出。当为1时，与门ANDARITH打开，8为乘数B[7..0]在同一节拍进入8位加法器，与上一次锁存在16位锁存器REG16B中的高8位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器。而当被乘数移出位为0时，与门全零输出。如此往复，直至8个时钟脉冲后，由ARICTL的控制，乘法运算过程自动中止。ARIEND输出高电平，以此可点亮一发光管，以示乘法结束。此时REG16B的输出值即为最后乘积。
3.2 八位乘法器设计方案
方案一：八位直接宽位加法器，它的速度较快，但十分耗费硬件资源，对于工业化设计是不合理的。
方案二：由两个四位加法器组合八位加法器，其中四位加法器是四位
二进制并行加法器，它的原理简单，资源利用率和进位速度等方面较好，综合各方面的考虑，决定采用第二种方案。
3.3 八位加法器设计思路
纯组合逻辑构成的乘法器虽然工作速度较快，但过于占用硬件资源，难以实现宽位乘法器，由八位加法器构成的以时序逻辑方式设计的八位乘法器，具有一定的使用价值。而且由FPGA构成实验系统后，可以很容易的用ASIC大型集成芯片来完成，性价比高，可操作性强。其乘法原理是：乘法通过逐项移位相加原理来完成，从被乘数的最低位开始，若为1，则乘数左移后于上一次的和相加；若为0左移后以全零相加，直至被乘数的最高位。3．5八位乘法器各功能模块VHDL描述
1．library ieee; --四位二进制并行加法器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity add4b is
port( cin:in std_logic;
a,b:in std_logic_vector(3 downto 0);
s:out std_logic_vector(3 downto 0);
cout:out std_logic);
end;
architecture one of add4b is
signal sint,aa,bb:std_logic_vector(4 downto 0);
begin
aa<='0' & a;
bb<='0' & b;
sint<=aa+bb+cin;
s<=sint(3 downto 0);
cout<=sint(4);
end;
2．library ieee --由两个四位二进制并行加法器级联而成的八位二进制加法器;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity adder8b is
port( cin:in std_logic;
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(7 downto 0);
cout:out std_logic);
end;
architecture one of adder8b is
component add4b --对要调用的元件add4b的端口进行说明
port( cin:in std_logic;
a,b:in std_logic_vector(3 downto 0);
s:out std_logic_vector(3 downto 0);
cout:out std_logic);
end component;
signal carryout: std_logic;
begin
u1:add4b port map(cin,a(3 downto 0),b(3 downto 0),s(3 downto 0),carryout);
u2:add4b port map(carryout,a(7 downto 4),b(7 downto 4),s(7 downto 4),cout);
end;
3．library ieee --一位乘法器;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity andarith is
port( abin:in std_logic;
din:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(7 downto 0));
end;
architecture one of andarith is
begin
process(abin,din)
begin
for i in 0 to 7 loop
dout(i)<=din(i) and abin;
end loop;
end process;
end;
4．library ieee; --乘法运算控制器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity arictl is
port( clk,start:in std_logic;
clkout,rstall,ariend:out std_logic);
end;
architecture one of arictl is
signal cnt4b:std_logic_vector(3 downto 0);
begin
rstall<=start;
process(clk,start)
begin
if start='1' then cnt4b<="0000";
elsif clk'event and clk='1' then
if cnt4b<8 then --小于8则计数，等于8则表明乘法运算
已经结束
cnt4b<=cnt4b+1;
end if;
end if;
end process;
process(clk,cnt4b,start)
begin
if start='0' then
if cnt4b<8 then
clkout<=clk; ariend<='0';
else clkout<='0'; ariend<='1'; end if;
else clkout<=clk; ariend<='0';
end if;
end process;
end;
5．library ieee; --16位锁存器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity reg16b is
port( clk,clr:in std_logic;
d:in std_logic_vector(8 downto 0);
q:out std_logic_vector(15 downto 0)); end;
architecture one of reg16b is
signal r16s:std_logic_vector(15 downto 0);
begin
process(clk,clr)
begin
if clr='1' then r16s<="0000000000000000"; elsif clk'event and clk='1' then
r16s(6 downto 0)<=r16s(7 downto 1);
r16s(15 downto 7)<=d;
end if;
end process;
q<=r16s;
end;
6．library ieee; --8位右移寄存器
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity sreg8b is
port( clk,load:in std_logic;
din:in std_logic_vector(7 downto 0);
qb:out std_logic);
end;
architecture one of sreg8b is
signal reg8:std_logic_vector(7 downto 0);
begin
process(clk,load)
begin
if clk'event and clk='1' then
if load='1' then reg8<=din;
else reg8(6 downto 0)<=reg8(7 downto 1); end if;
end if;
end process;
qb<=reg8(0);
end;
7．library ieee; --8位乘法器顶层设计use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity mult8x8 is
port( clk:in std_logic;
start:in std_logic;
a,b:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(15 downto 0); ariend:out std_logic);
end;
architecture struc of mult8x8 is
component adder8b is
port( cin:in std_logic;
a,b:in std_logic_vector(7 downto 0);
s:out std_logic_vector(7 downto 0);
cout:out std_logic);
end component;
component andarith is
port( abin:in std_logic;
din:in std_logic_vector(7 downto 0);
dout:out std_logic_vector(7 downto 0)); end component;
component arictl is
port( clk,start:in std_logic;
clkout,rstall,ariend:out std_logic);
end component;
component reg16b is
port( clk,clr:in std_logic;
d:in std_logic_vector(8 downto 0);
q:out std_logic_vector(15 downto 0));
end component;
component sreg8b is
port( clk,load:in std_logic;
din:in std_logic_vector(7 downto 0);
qb:out std_logic);
end component;
signal gndint :std_logic;
signal intclk :std_logic;
signal rstall :std_logic;
signal qb :std_logic;
signal andsd :std_logic_vector(7 downto 0);
signal dtbin :std_logic_vector(8 downto 0);
signal dtbout :std_logic_vector(15 downto 0);
begin
dout<=dtbout; gndint<='0';
u1:arictl port map( clk,start,intclk,rstall,ariend);
u2:sreg8b port map(intclk,rstall,b,qb);
u3:andarith port map(qb,a,andsd);
u4:adder8b port map(gndint,dtbout(15 downto 8),andsd,dtbin(7 downto 0),dtbin(8));
u5:reg16b port map(intclk,rstall,dtbin,dtbout);
end;
3．5八位乘法器仿真图形
输入波形图
输出波形图
时序RTL电路
心得体会
@@@@@这个自己编去吧。。。
参考文献
⑴王爱英.计算机组成与结构.北京:清华大学出版社,2001.2
⑵黄仁欣.EDA技术实用教程.北京:清华大学出版社,2006
⑶曹昕燕，周凤臣，聂春燕.EDA技术实验与课程设计.北京:清华大学出版社,2006.5
⑷杨亦华,延明.数字电路EDA入门.北京:北京邮电大学出版社,2003
⑸邹彦，庄严，邹宁，王宇鸿《EDA技术与数字系统设计>北京:电子工业出版社,2008
⑹潘松 ,黄继业《EDA技术与VHDL》,北京,清华大学出版社,2006
(7) 潘松 ,黄继业《EDA技术实用教程》,北京，科学出版社,2006
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1简介 1.1 背景 中测公司的主营业务是软件测试，公司规模为70人左右，其部门包括人事部、财务部、研发部、销售部等。公司的人员类型有以下几种：普通员工、部门经理、人事部成员和总经理。其中人事部有一个人事经理，三个人事助理。该管理系统的主要功能是管理员工资料、管理员工考勤、计算员工薪资和业绩评定等。大部分涉及对敏感数据修改的工作都仅由人事部完成，如计算工资、修改考勤记录；并且有些只有人事经理才可以处理，如定制部门、指定员工的基本薪资等。普通员工可以通过 Web 浏览自己的基本资料、考勤信息、薪资信息和请假记录等。员工也可以通过Web 提出请假和加班申请，如果所属部门的经理审批通过，人事部就可以登记在案。人事经理默认拥有人事助理的所有权限，部门经理默认拥有普通员工的所有权限，总经理默认拥有部门经理的所有权限。 1.2 目标 该文档描述人事管理系统的详细功能定义，并对模块划分、业务流程进行了定义。所有设计人员、开发人员、测试人员以及其他团队成员都应该以该文档作为产品的功能定义，并衍生出其他文档。 2功能描述 WEB管理系统主要用于对项目进行管理，并提供了相关人事职能 2.1 登陆部分 2.1.1登陆 登陆界面如所示。登录时，需要输入用户名及密码，并单击“登录”按钮，完成登录过程。 图2.1 登陆页面 功能说明： ●登录名/密码 ●登录名必须是本单位数据库中已经设置好的登录名，否则登录时会提示出错 ●读取浏览器端的Cookie值，如果员工以前登录过，则自动显示上次的登录名，光标 定位在“密码”文本框。若以前没有登录过，则光标停留在“登录名”文本框，且文本框显示空白 ●密码长度不得超过20个字符，超过以后限制输入。可允许的字符至少要包括数字 （0~9）、大写字母（A~Z）和小写字母（a~z）。但在这个登录页面，密码没有受到限制。 在这里如果密码不正确，则无法进入系统。限制密码格式是在后面的“修改登录密码” 模块涉及的
系统后台模块 项目模块项目功能项目项目描述 全局全局设置 欢迎页 登陆者权限信息和登录时间显示 前台申请，需要后台审核的信息 网站设置 网站参数和网站前台的首页描述 投资、借款、提现、邀请有奖等手续费的设置 还款时间和还款费用的设定 友情链接前台首页末端的友情链接设置 广告管理网站的广告位和一些快速通道入口显示 登陆接口管理QQ、微博、快速登录接口启用设置 自动执行参数这是企业直投的定时自动还款参数 后台操作日志记录管理员在后台进行的所有操作 通知地址状态投过的标现有状态和投资、还款时间的展示 缓存管理更新缓存程序运行的缓存，用于提高网站执行效率，修改配置需更新缓存 借款管理借款列表 初审待审核借款查看前台发布的借款项目，并进行审核，审核通过在前台展示 复审待审核借款查看所有满标的项目并进行复审，复审通过进入还款状态 招标中借款查看所有前台展示的项目状态并进行操作 还款中借款查看所有还款中的借款，并进行操作 已完成借款查看完成的借款的项目，并进行操作 已流标借款查看在规定时间内没有满标的项目明细 初审未通过的借款查看初审未通过的项目 复审未通过的借款查看复审未通过的项目 添加企业直投添加新的企业直投项目、上传项目相关详细资料
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目录 1简介 (1) 1.1背景 (1) 1.2目标 (1) 2功能描述 (1) 2.1登陆部分 (1) 2.1.1登陆 (1) 2.1.2用户注册 (3) 2.1.3密码错误 (4) 2.2导航栏 (5) 3首页 (6) 3.1首页进入 (6) 3.2注销 (9) 3.3用户管理 (9) 3.4测试需求管理 (10) 3.4.1测试需求管理 (11) 3.4.2关联测试管理 (11) 3.5测试用例管理 (12) 3.5.1测试用例管理 (12) 3.5.2打印测试用例规格说明书 (14) 3.6测试计划管理 (14) 3.6.1测试计划管理 (14) 3.6.2指派用户角色 (16) 3.6.3测试集管理 (16) 3.6.4编辑/删除里程碑 (17) 3.7测试用例——测试计划 (18) 3.7.1添加/移除测试用例 (18) 3.7.2修改测试用例的版本关联 (19) 3.7.3查看最新版的测试用例 (19) 3.7.4分配测试任务 (20) 3.7.5设置紧急测试任务 (21) 3.8测试执行 (22) 3.8.1执行测试 (22) 3.8.2用例测试状态表 (23) 3.9缺陷管理 (24) 3.9.1报告缺陷 (24)
3.9.2查看缺陷 (25) 3.9.3我的视图 (26) 3.9.4分类管理 (27) 3.9.5版本管理 (27) 3.9.6统计报表 (28) 3.9.7平台配置 (28) 3.10关键字 (30) 3.10.1关键字管理 (30) 3.10.2指派关键字 (30) 3.11自定义字段 (31) 3.11.1自定义字段管理 (31) 3.11.2分配自定义字段 (31)
P2P网络借贷平台设计方案 一．简介 构建一个以发标、投标方式，实现线上资金借贷的网络借贷平台。 二．后台功能模块 A．全局设置 1.欢迎页 按类型统计各种需要处理的流程信息，点击各统计数，可跳转到相关处理界面。 需要显示的内容有:等待初审的标[X]个、等待复审的标[X]个、额度申请等待审核的[X]个、上传资料等待审核的[X]个、等待VIP认证的[X]个、等待实名认证的[X]个、等待现场认证的[X]个、等待视频认证的[X]个 2.网站设置 页脚内容43
增加两项： 1. 撤单成本：【参数内容】(这个具体到时候详细沟通) 2.注册名关键字过滤：【参数内容】(如*客服* 则表示注册名中不能含有“客服”两个字) 页脚内容43
修改一项：注册奖励，设置为只可以用来抵用【提现手续费】 页脚内容43
3.地区管理 全国地区信息，用于会员完善资料时候选择所在地区，管理员可以对地区数据进行增删改4.广告管理 广告系统，可以指定在前台不同位置显示不同的广告（这个功能暂且保留吧） 5.会员等级管理 以列表形式展示会员等级，并可以对会员等级进行增删改 页脚内容43
6.登录接口 QQ登陆（可开关）、新浪微博（可开关）、COOKIE_KEY（加密用）、UC同步登陆（考虑到论坛使用Discuz的）7.友情链接管理 以列表形式展示友情连接，并可对其进行增删改 B.通知设置 1.支付接口管理 设置第三方支付接口各项参数，可控制接口是否启用 2.信息发送接口 分别设置邮件发送参数、手机短信接口数据，可控制是否启用。 3.信息模板管理 邮件内容模板、手机短信内容模板 a.邮件内容模板设置： 页脚内容43
功能模块详细设计说明书 编写目的................................................... 项目背景................................................... 定义....................................................... 参考资料................................................... 2．总体设计.................................................... 需求概述................................................... 软件结构................................................... 3．程序描述.................................................... 功能....................................................... 性能....................................................... 输入项目................................................... 输出项目................................................... 算法....................................................... 程序逻辑................................................... 接口....................................................... 存储分配................................................... 限制条件................................................... 测试要点...................................................
这是茄子求别人写的参考程序，不一定能实际运行。但是可靠性在百分之九十左右。大家做不出来的可以参考下。做出来的看出错误请指正。我作为学习委员既然把答案给大家，一方面是不想影响大家平时成绩，另一方面也是希望大家可以自己看看，学习一下，不要到最后结课了着急。所以我晚上不收打印的作业，每个人都必须亲自抄写出来。 行为描述方式 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADD11 IS PORT(A:IN STD_LOGIC; B:IN STD_LOGIC; CIN:IN STD_LOGIC; CO:OUT STD_LOGIC; S:OUT STD_LOGIC); END ADD11; ARCHITECTURE BEHAVE OF ADD11 IS BEGIN PROCESS(A,B,CIN) VARIABLE N: INTEGER RANGE 0 TO 3; CONSTANT S_VECTOR: STD_LOGIC_VECTOR(0 TO 3):="1010"; CONSTANT CO_VECTOR: STD_LOGIC_VECTOR(0 TO 3):="1100"; BEGIN N:=0; IF(A='1') THEN N:=N+1; END IF; IF(B='1') THEN N:=N+1; END IF; IF(CIN='1') THEN N:=N+1; END IF; S<=S_VECTOR(N); CO<=CO_VECTOR(N); END PROCESS; END BEHAVE; 数据流描述方式 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADD2 IS PORT(A:IN STD_LOGIC; B:IN STD_LOGIC; CIN:IN STD_LOGIC; CO:OUT STD_LOGIC; S:OUT STD_LOGIC);
[键入公司名称] [键入文档标题] [键入文档副标题] 姓名：托列吾别克·马杰尼 班级：电路与系统01班 学号：201221020141 2013/11/24
基于VHDL的16位全加器的设计 1.1设计题目的内容及要求 1.1.1目的： CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术 1.1.2内容： 主要实验内容是用0.18μm数字CMOS工艺，VHDL或Verlog设计一个16位全加器，用Synthesis 仿真工具验证功能，电路合成，及性能检测。 1.1.3主要测试参数及指标范围: 16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。 1.2全加器的组成和原理分析 全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电 路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻 辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采 用代数法，一般按下列步骤进行： （1）根据所需要的功能，列出真值表。 （2）根据真值表，写出相应的逻辑函数表达式。 （3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图[1]。 （4）用VHDL编写程序在QUARTUSⅡ上进行模拟，并分析结果的正确性。 1.3 全加器简介
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新[2]。 1.3.1半加器的基本原理 如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现半加运算的电路称为半加器。 按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B 是两个加数，S是相加的和，CO是向高位的进位。将S、CO和A、B的关系写成逻辑表达式则得到 S=A B+A B=A+B CO=AB 表1 半加器的真值表 因此，半加器是由一个异或门和一个与门组成的，如图1所示。
EPS 地理信息工作站产品技术说明 1.软件概述 EPS地理信息工作站是北京清华山维新技术开发有限公司追踪测绘地理信息技术发展，遵循国家测绘地理信息相关标准，历经十余年自主创新研发的国产自主知识产权的大型信息化测绘数据生产与管理系统，具有地理信息数据采集（外业测图、矢量化、立体测图等）、处理（质量检查与数据整合、多格式转换输出、自动综合与缩编）、入库、动态更新维护、动态符号化显示与打印出图等测绘地理信息生产、管理应用系列功能，广泛应用于城市勘测、城市规划、国土资源、房产、地下管线等测绘地理信息相关行业领域。EPS地理信息工作站2009年参加国家科技部国产GIS软件测评获得“表彰软件”奖牌与证书，2011年获国家测绘地理信息局、中国测绘学会“测绘科技进步二等奖”。 EPS地理信息工作站具有“以地理信息服务为中心”的信息化测绘数据生产的全新架构，采用面向对象技术，从地理信息服务的角度构建数据模型，以大型数据库为核心实现图形和属性一体化管理，并有机融合GIS技术与CAD技术，从数据生产源头实现信息化。其总体结构示意图：
2. 主要功能模块技术指标 EPS地理信息工作站以“EPS基础地理信息平台+业务功能模块”的模式服务用户，提供测绘生产多业务模块，各模块间既相互联系，又相互独立；既可单独使用，也可组合应用，从而较好地适应不同用户、不同业务特点的需求。主要功能模块及技术指标如下表： EPS地理信息工作站主要功能模块技术指标表
3.性能指标 作为大型地理信息工作站系统，EPS地理信息工作站具有良好的包容性，稳定性和计算速度。主要性能全部达到国内外相关软件先进水平，均能满足用户实际需求。系统具备对超越设备内存数据的操作能力，支持显示线程监控技术，可以实时中断超大显示过程，从而提高系统的可操作性。EPS地理信息工作站主要性能指标及参考环境如下表： EPS地理信息工作站主要性能指标
EDA技术与VHDL实训 姓名：李* 班级：电信**-* 学号：12******** 电子与信息工程学院
8位加法器设计 一实训目的 1．学习使用VHDL语言设计电路，加深对VHDL语言的理解与应用。 2．学习8位加法器的VHDL程序设计方法。 3．学习例化语句的应用，并能够利用例化语句完成从半加器到全加器的设计。 二加法器 加法器是为了实现加法的。即是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。 对于1位的二进制加法，相关的有五个的量：1，被加数A，2，被加数B，3，前一位的进位CIN，4，此位二数相加的和S，5，此位二数相加产生的进位COUT。前三个量为输入量，后两个量为输出量，五个量均为1位。 对于32位的二进制加法，相关的也有五个量：1，被加数A（32位），2，被加数B（32位），3，前一位的进位CIN（1位），4，此位二数相加的和S（32位），5，此位二数相加产生的进位COUT（1位）。 要实现32位的二进制加法，一种自然的想法就是将1位的二进制加法重复32次（即逐位进位加法器）。这样做无疑是可行且易行的，但由于每一位的CIN都是由前一位的COUT 提供的，所以第2位必须在第1位计算出结果后，才能开始计算；第3位必须在第2位计算出结果后，才能开始计算，等等。而最后的第32位必须在前31位全部计算出结果后，才能开始计算。这样的方法，使得实现32位的二进制加法所需的时间是实现1位的二进制加法的时间的32倍。 三实训内容 首先设计半加器，然后用例化语句将它们连接起来。利用半加器和或门构成1位全加器，以1位全加器为基本硬件，构成串行进位的8位加法器。 3.1 设计1位半减器 利用真值表设计1位半减器。图3-1中的h_add是半加器，sum是输出和，a_out是进位输出，add_in是进位输入。 表3-1 加法真值表 加数x 加数y 和sum 进位a_out 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1
软件系统功能说明文档
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一功能模块 基础资料模块功能展示及阐述 部门管理 （1）部门信息 a 功能阐述 部门信息是对厂区所有组织架构的维护，主要用于人员所属部门和权限分配等功能模块。初期通过接口将原玲珑组织结构导入，后期通过此界面进行人工维护。 b 包含功能点 1.添加：左侧点击需要添加子级部门的节点，点击添加按钮添加部门。 2.查询：可根据部门编号、部门名称、ERP编码、备注进行筛选查询。 3.历史查询：可对删除的部门进行历史查询。 4.导出：将查询到的部门列表信息导出成Excel。 5.修改：修改选中部门的部门详细信息。 6.删除：删除选中的部门信息。 7.恢复：历史查询后，恢复已经删除的部门信息。 物料管理 （1）物料类别 a 功能阐述 物料类别是对物料类别信息进行维护，主要用于物料信息的物料类别定义。 b 包含功能点 1.添加：点击添加按钮进行物料类别的添加。 2.查询：可根据物料类别编号、物料类别名称、备注进行筛选查询。 3.历史查询：可对删除的物料类别进行历史查询。 4.修改：修改物料类别的属性信息。 5.删除：删除物料类别信息。 6.恢复：历史查询后，可点击恢复按钮对删除的物料类别进行恢复。 （2）物料信息 a 功能阐述 对车间使用的物料信息进行维护。 b 包含功能点 1.添加：点击添加按钮添加物料信息。 2.查询：可根据物料代码、物料名称、物料类别进行查询。
3.历史查询：可对删除的物料信息进行历史查询。 4.修改：对物料信息进行修改操作。 5.删除：删除物料信息。 6.导出：将物料信息列表进行Excel导出。 7.恢复：历史查询后，可恢复删除的物料信息。 （3）物料XX部件 a 功能阐述 物料XX部件是对物料用途部件的维护，主要用于物料信息中物料用途的定义， b 包含功能点 1.添加：添加XX部件信息。 2.查询：可根据部件编号、部件名称、备注进行筛选查询。 3.历史查询：可对删除的XX部件进行查询。 4.修改：修改XX部件的信息。 5.删除：删除XX部件的信息。 6.恢复：历史查询后，恢复已删除的XX部件信息。 物料管理 （1）物料大类 a 功能阐述 物料大类信息维护，主要用于物料信息的大类定义。 b 包含功能点 1.添加：添加物料大类信息。 2.查询：查询可根据大类编号、大类名称、备注进行筛选查询。 3.历史查询：可对删除的物料大类信息进行历史查询。 4.修改：对物料大类进行修改。 5.删除：对物料大类进行 6.恢复：历史查询后，对删除的物料大类信息进行恢复。 （2）物料细类 a 功能阐述 物料细类信息维护，主要用于物料信息的细类定义。 b 包含功能点 1.添加：首先选择左侧部门树的某个部门节点，然后在此节点下进行新部门的添加。 2.查询：填写页面上方的查询条件，填写完毕后点击查询按钮进行查询操作。 3.历史查询：填写页面上方的查询条件，填写完毕后点击历史查询按钮进行查询操作。 4.修改：选择某条记录，点击记录行尾的修改按钮弹出修改框后进行修改操作，完毕 后点击确定进行保存。 5.删除：选择某条记录，点击记录行尾的删除按钮进行删除，如果此部门是顶级部门
EDA FPGA 四位加法器设计说明：程序使用原件例化语句编写。 半加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY bjq IS PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END bjq; ARCHITECTURE bjqbehv OF bjq IS SIGNAL c,d:STD_LOGIC; BEGIN c<=A OR B; d<=A NAND B; Co<=NOT d; Y<=c AND d; END bjqbehv; 全加器程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY qjq IS PORT(Ci,A,B:IN STD_LOGIC;
S,Co:OUT STD_LOGIC); END qjq; ARCHITECTURE qjqbehv OF qjq IS BEGIN S<=A XOR B XOR Ci; Co<=(A AND B) OR (A AND Ci) OR (B AND Ci); END qjqbehv; 加法器例化程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY jfq4 IS PORT(A,B:IN STD_LOGIC_VECTOR(3 DOWNTO 0); y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); Co:OUT STD_LOGIC); END jfq4; ARCHITECTURE jfq4behv OF jfq4 IS COMPONENT qjq PORT(Ci,A,B:IN STD_LOGIC; S,Co:OUT STD_LOGIC); END COMPONENT; COMPONENT bjq PORT(A,B:IN STD_LOGIC; Y,Co:OUT STD_LOGIC); END COMPONENT; SIGNAL C0,C1,C2:STD_LOGIC; BEGIN u1:bjq PORT MAP(A(0),B(0),Y(0),C0); u2:qjq PORT MAP(C0,A(1),B(1),Y(1),C1); u3:qjq PORT MAP(C1,A(2),B(2),Y(2),C2); u4:qjq PORT MAP(C2,A(3),B(3),Y(3),Co); END ARCHITECTURE jfq4behv; 兄弟加qq 352995783，技术交流。 暮落 2011年12月2日
融资担保系统功能解析 （互融云科技创新推动企业信息化管理步入新台阶） 一、融资担保系统产品介绍： 互融云为满足担保公司等金融机构的业务管理、风险控制、资金周转等需求，携长期工作在金融战线的业务及技术团队共同研发了担保业务管理系统。 系统实现了在线担保申请、办理、资信评估、逐级审核、签订合同、保后跟踪、逾期代偿追偿、绩效考核、报表管理等的全过程化管理；系统根据角色分工的不同，多人协同处理担保业务，展现了项目的业务处理过程；另外系统可对担保项目状况进行动态统计分析，便于决策层对各项业务指标进行全面监控，从而控制并降低了业务风险。 系统包含项目代办事项、项目信息库、客户信息库、财务信息库、统计分析库、业绩管理、协同办公以及适用于任意客户业务配置的系统管理等多个模块。每个模块都结合担保公司最真切的需求，采用最先进的技术以保障系统的精确性、稳定性、安全性及权威性，并采用可配置的工作流引擎使工作的传统模式实现了向更高工作效率的任务式工作模式的转变。 ●标准产品版本号：V4.0 ●知识产权登记号：2015SR268057
●支持版本类型：基础版、流程版、增强版、集团版 ●业务整合类型：线上线下整合、资产端多业务整合、资金端业务整合二、融资担保系统特色： ●业务合流程信息化管理，各部门协同高效办公 ●提供完事保前保后风控控制手段，全程动态跟踪分析 ●定性/定量风控评分模型，帮助科学评估决策 ●完善的账务管理，标准会计科目式管理 ●精准统计查询，丰富的报表样式 ●支持多家征信对接，综合核查客户征信 ●多类型提醒机制，实时掌握项目动态 ●支持移动化办公，实地调查照片海量上传 三、融资担保系统功能结构图：
［键入公司名称］ ［键入文档标题］ ［键入文档副标题］ 姓名：托列吾别克?马杰尼 班级：电路与系统01班 学号：201221020141
［键入公司名称］ 2013/11/24
基于VHDL的16位全加器的设计 1.1设计题目的内容及要求 i.i.i 目的： CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术 1.1.2内容： 主要实验内容是用0.18阿数字CMOS工艺，VHDL或Verlog设计- 个16位全加器，用Synthesis仿真工具验证功能，电路合成，及性能检测。 1.1.3主要测试参数及指标范围： 16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。 1.2全加器的组成和原理分析 全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采用代数法，一般按下列步骤进行： (1)根据所需要的功能，列出真值表。 (2)根据真值表，写出相应的逻辑函数表达式。 (3)根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图 (4)用VHDL编写程序在QUARTUS U上进行模拟，并分析结果的正确性。 1.3全加器简介
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运 算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算， 其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行 的，而串行就是从低位到高位按顺序执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新［2］。 1.3.1半加器的基本原理 如果不考虑有来自低位的进位将两个1位二进制数相加，称为半加。实现 半加运算的电路称为半加器。 按照二进制加法运算规则可以列出如表2所示的半加器真值表，其中A、B 是两个加数，S是相加的和，CO是向咼位的进位。将S、CO和A、B的关系写成逻辑表达式则得到 S=A B+A B=A+B CO=AB 因此，半加器是由一个异或门和一个与门组成的，如图1所示。
实验8位加法器设计 一、实验目的 熟悉利用QuartusⅡ的图形编辑输入法设计简单组合电路，掌握层次化设计方法，并通过8位全加器的设计，进一步熟悉利用EDA软件进行数字系统设计的流程。 二、实验仪器与器材 计算机1台，GW48-PK2S实验箱1台，QuartusⅡ6.0 1套。 三、实验内容 1. 基本命题 利用图形输入法设计一个一位半加器和全加器，再利用级联方法构成8位加法器。 2. 扩展命题 利用文本输入法设计4位并行进位加法器，再利用层次设计方法构成8位加法器。通过时序仿真，比较两种加法器的性能。 四、实验设计思路 按照如图2-1，2-2，2-3设计半加器、全加器、串行级联加法器 ①设计半加器 图2-1半加器设计图 ②设计全加器
图2-2全加加器设计图 ③设计串行级联8位加法器 图2-3串行级联8位加法器设计图 ④仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频率为/1/10ns。每20ns对a,b输入口进行+2操作。所得结果见图2-8。由图可知延时大约为14ns。
图2-4串行级联加法器仿真波形图 对以上的串行级联加法器进行仿真。设置时钟频率为/2.0us。每10us对a,b输入口进行 +2操作。所得结果见图2-4。由图可知延时大约为10us。 五、实验要求 将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。 六、实验思考题 （1）与单一设计文件比较，实现层次化设计应注意哪些问题？ 答：实现层次化设计需要注意的是：假设B设计中引用A设计，那么需要将A 设计的工程文件放在B设计的工程文件中，另外，B设计的工程必须要以B的实体名称对应，不然仿真的时候会出错。 （2）比较图形编辑和文本编辑两种8位二进制加法器的性能，分析它们的主要异同点。以下是文本编辑的参考程序。 1） 4位二进制数加法器ADDER4B的VHDL描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS PORT ( CIN4 : IN STD_LOGIC; A4 : IN STD_LOGIC_VECTOR(3DOWNTO0);
《FPGA原理及应用》 实验报告书 （4） 用例化语句设计4位全加器题目 学院专业 姓名学号 指导教师 2015年 10-12月
1.实验目的 （1）进一步熟悉和掌握Qartus II的使用方法； （2）进一步掌握FPGA实验箱使用方法； （3）学习和掌握电路原理图的设计流程； （4）深化理解顶层设计的概念和构建电路的方法 2.实验内容 使用Qartus II的元件库，通过元件图的方式设计具有4位全加器功能的程序，并使用FPGA实验箱对程序进行硬件下载，验证。 3.实验条件 开发软件：Qartus II 8.0 实验设备：FPGA实验箱 拟用芯片：Altera EP3C55F484C8 4.实验设计 1)系统原理 多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 四位全加器可对两个多位二进制数进行加法运算，同时产生进位。当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示加数和被加数。输出SUM＝A＋B＋CIN，当SUM大于255时，COUT置‘1’。 图4-1 4位全加器原理图 2)程序代码
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder1 IS --1位全加器设计 PORT(a,b,cin:IN STD_LOGIC; s,cout:OUT STD_LOGIC); END adder1; ARCHITECTURE dataflow OF adder1 IS --用数据流方式设计1位全加器SIGNAL tmp:STD_LOGIC; --用tmp表示a⊕b BEGIN tmp<=a XOR b AFTER 10 ns; s<=tmp XOR cin AFTER 10 ns; cout<=(a AND b)OR(tmp AND cin) AFTER 20 ns; END dataflow; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder4 IS --4位全加器设计 PORT(a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0); cin:IN STD_LOGIC; s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); cout:OUT STD_LOGIC); END adder4;
1 车载监控系统概述 整套监控系统将包括车载设备、网络服务器、客户端三大组成部分。客户端通过服务器的中转与车载设备间接通信，以实现从车载设备接收监控信息和向车载设备发送控制指令等。所预计的主要功能将包括视频音频监控，酒精检测，传感器报警，语音对讲，远程云台控制等。车载设备通过3G无线数据模块无线接入网络，以实现车载移动监控。 系统部署图
整个系统部署结构如图，其中： 车载设备连接模拟摄像机，并通过3G数据模块拨号连接网络。实现视频音频采集，可以把实时音频视频发送至服务器。并且可以挂接硬盘存储设备，把采集的视频和音频存储至硬盘。存储的视频可通过网络点播，并可以通过模拟输出端口直接把存储的视频音频输出到电视机进行播放，播放时有图形操作界面。 车载设备的通过带酒精度传感器的外接设备进行酒精检测。酒精检测后将检测数值传到服务器，并发送提醒短信到用户手机。在本地对酒精值进行分析和声音播报。 车载设备的报警传感器安装在需要的位置，检测到非法入侵时，可通过3G模块以发送手机短信的方法通知用户。 车载设备可从服务器接收音频数据并且进行播放。 服务器可将车载设备的视频音频数据转发至客户端，可以把来自客户端的指令信息和音频数据转发至车载设备。 客户端可接收视频音频数据并进行播放，可以控制车载设备的摄像机云台，可以通过话筒向车载设备讲话。 客户端与网络服务器逻辑分开，服务器可以同时连接多个车载设备和多个客户端。并把每个客户端与该客户的若干设备对应。根据实际需要，PC客户端也可以并入服务器系统。 系统功能流程 4.1 1.1 1.服务器监听连接请求，服务器分别通过针对双方的TCP控制端口监听来自监 控前端和来自客户端的TCP连接。 2.前端设备注册，当有监控前端连接到服务器后，监控前端会发送注册指令信 息到服务器，指令信息中的数据区包含设备号信息。并连接到语音流转发TCP 端口。服务器将该设备注册为在线设备。
实验三基于VHDL 4位加法器的设计 一、实验目的 1、进一步熟悉QUARTUS II软件的使用方法和VHDL输入的全过程。 2、进一步掌握实验系统的使用。 二、实验原理 图 2-1 半加器原理图 图 2-2 1位全加器原理图 图 2-3 4 位加法器原理图 4 位加法器(如图 2-3)是以 1 位全加器作为基本硬件，由 4 个 1 位全加器串行构成，1位全加器又可以由两个1位的半加器和一个或门连接而成(如图 2-2)，而1位半加器可以由若干门电路组成（如图 2-1）。
三、实验内容 本次实验使用 Altera FPGA 的开发工具 Quartus Ⅱ，利用原理图输入设计方法设计一个 4位加法器，取实验板上的 8 位按键的高 4 位与低 4 位分别作为 4 位加数与被加数，其中 8 个 LED 取 5 位作为结果输出，LED2~LED5 作为 4 位相加之和的输出结果，LED1作为两数高 4 位相加的进位 (LED 亮，表示低电平“0”， LED 灭，表示高电平“1”) 四、实验步骤 1、打开QUARTUS II软件，新建一个工程。 2、建完工程之后，再新建一个VHDL File。新建一个VHDL文件的过程如下： 1）选择QUARTUS II软件中的File->New命令，出现New对话框。如图2-1所示。 图2-1 新建设计文件选择窗口 2）在New对话框（图2-1）中选择Design Files页下的VHDL File，点击OK按钮，打开VHDL编辑器对话框，如图2-2所示。
图2-2 VHDL编辑窗口 3、按照实验原理和自己的想法，在VHDL编辑窗口编写1位半加器的VHDL程序。如图 2-3所示。 图2-3 1位半加器VHDL程序 4、编写完半加器VHDL程序后，保存，文件名为h_adder.vhd（注意文件名要与实体名 保持一致），再将半加器文件设置为顶层文件，然后进行编译并仿真，对程序 的错误进行修改。 5、再用同样的方法进行或门的VHDL程序（or2a.vhd）输入、编译和仿真。 图2-4 或门VHDL程序 6、利用半加器与或门进行1位全加器的VHDL程序（f_adder.vhd）设计、编译与仿真。
一、软件模块介绍： 我们上机所使用的软件是金蝶KIS专业版，它主要分为以下12个模块： 1.采购管理：通过采购订货、仓库收货、采购退货、购货发票、供应商管理、价格及供 货信息资料等功能，实现完善的企业物资供应信息管理。 2.销售管理：通过销售报价、销售订货、仓库发货、销售退货、销售发票、客户管理及 销售价格资料等功能，实现完善的企业销售信息管理。 3.仓存管理：通过入库业务、出库业务、仓存调拨、盘点、组装拆卸单等功能，结合库 存盘点、即时库存管理等功能，实现完善的企业仓存信息管理。 4.应收应付：包括应收款单、应付款单、往来帐核销三大功能模块。应收应付对企业采 购、销售业务产生的往来款进行处理和核销。处理各种费用开支、其他收 支业务、随时了解资金运转状况。 5.存货核算：实现企业存货出入库的自动核算，并能根据实际业务进行成本调整，另外 能实现所有业务单据转换成财务凭证，是实现财务与业务无缝联接的重要 模块。 6.账务处理：以凭证处理为中心，对企业的财务核算进行标准专业的管理，满足小企业 会计制度、企业会计制度和新会计准则三大财务制度的要求。 7.固定资产：以固定资产卡片管理为基础，帮助企业实现对固定资产的全面管理。 8.工资管理：实现企业人员管理和工资自动核算，对生产型企业可以实现计时计件工资 的日常管理和核算。 9.报表与分析：可以出具标准专业的资产负债表、利润表和现金流量表；另外还可以根 据企业内部个性化需要，自定义的各类管理报表。 10.出纳管理：能处理企业中的日常现金和银行业务，该模块既可同账务处理系统联合 起来使用，也可单独提供给出纳人员使用。 11.初始化：系统初始化，就是系统开始使用前的准备工作；不同的软件，其初始化的 内容不完全一样。对于财务软件来说，一般包括科目设置、建账日期、期 初余额等内容。 12.基础设置：对于企业的基本信息、基础档案、数据权限设置等操作。
姓名：车琳班级：通信1101班 学号：0121109320130 实验一用原理图输入法设计4位全加器 一、实验目的 1）熟悉利用Quartus II 的原理图输入方法设计简单组合电路； 2）掌握层次化设计的方法； 3）通过一个4位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 二、实验内容 1）完成半加器、全加器和4位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。 2）建立一个更高的层次的原理图设计，利用以上获得的1位全加器构成的4位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。 三、实验仪器 1）计算机及操作系统； 2）QuartusII软件； 3）编程电缆。
四、实验原理 一个4位全加器可以由4个一位全加器 构成，加法器间的进位可以串行方式实现， 即将低位加法器的进位输出 cout 与相邻的 高位加法器的最低进位输入信号 cin 相接。 一个1位全加器可以参考教材介绍的方 法来完成。1位全加器示意图如图1所示。 其中，其中CI 为输入进位位，CO 为输出进位位，输入A 和B 分别为加数和被加数。S 为输出和，其功能可用布尔代数式表示为： i i i i o i i i ABC ABC ABC ABC C ABC C B A C B A C B A S +++=+++= 五、实验步骤 1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。键1、键 2、键3（PIO0/1/2）分别接ain 、bin 、cin ；发光管D2、D1（PIO9/8）分别接sum 和cout 。 2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、适配、仿真、和硬件测试。建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout 。 1、一位全加器设计输入 1）创建文件。采用File\new 菜单，创建图形文件。 2）添加元件。采用菜单symbol\enter symbol ，在弹出的对话框中选中相应的库与元件，添加元件，构成一位全加器并保存。 2、一位全加器元件的创建 1）对上述文件编译综合仿真。 2）生成元件。 3）采用菜单FILE\CREATE SYMBOL 生成一位全加器元件。