什么是差分信号？
一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。
另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。
图1 用跷跷板表示的差分信号
应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+ 图2 差分信号波形和单端等价 图2 差分对围绕摆动的平均电压设置成2.5V。当该对的每个信号都限制成0-5V 振幅时，偏移该差分对会提供一个信号摆动的最大范围。当用单一5V 电源操作时，经常就会出现这种情况。 当不采用单端信号而采取差分信号方案时，我们用一对导线来替代单根导线，增加了任何相关接口电路的复杂性。那么差分信号提供了什么样的有形益处，才能证明复杂性和成本的增加是值得的呢？ 差分信号的第一个好处是，因为你在控制'基准'电压，所以能够很容易地识别小信号。在一个地做基准，单端信号方案的系统里，测量信号的精确值依赖系统内'地'的一致性。信号源和信号接收器距离越远，他们局部地的电压值之间有差异的可能性就越大。从差分信号恢复的信号值在很大程度上与'地'的精确值无关，而在某一范围内。 差分信号的第二个主要好处是，它对外部电磁干扰（EMI）是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个 导体上出现的任何同样干扰。除了对干扰不大灵敏外，差分信号比单端信号生成的EMI 还要少。差分信号提供的第三个好处是，在一个单电源系统，能够从容精确地处理'双极'信号。为了处理单端，单电源系统的双极信号，我们必须在地和电源干线之间某任意电压处（通常是中点）建立一个虚地。用高于虚地的电压来表示正极信号，低于虚地的电压来表示负极信号。接下来，必须把虚地正确地分布到整个系统里。而对于差分信号，不需要这样一个虚地，这就使我们处理和传播双极信号有一个高*真度，而无须依赖虚地的稳定性。 低压差分传送技术是基于低压差分信号(Low Volt-agc Differential signaling)的传送技术，从一个电路板系统内的高速信号传送到不同电路系统之间的快速数据传送都可以应用低压差分传送技术来实现，其应用正变得越来越重要。低压差分信号相对于单端的传送具有较高的噪声抑制功能，其较低的电压摆幅允许差分对线具有较高的数据传输速率，消耗较小的功率以及产生更低的电磁辐射。 LVDS：Low Voltage Differential Signaling，低电压差分信号。 LVDS传输支持速率一般在155Mbps（大约为77MHZ）以上。 LVDS是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。 差分信号抗噪特性 从差分信号传输线路上可以看出，若是理想状况，线路没有干扰时， 在发送侧，可以形象理解为： IN= IN+ — IN- 在接收侧，可以理解为： IN+ — IN- =OUT 所以： OUT = IN 在实际线路传输中，线路存在干扰，并且同时出现在差分线对上， 在发送侧，仍然是： IN = IN+ — IN- 线路传输干扰同时存在于差分对上，假设干扰为q，则接收则： (IN+ + q) — (IN- + q) = IN+ — IN- = OUT 所以： OUT = IN 噪声被抑止掉。上述可以形象理解差分方式抑止噪声的能力。 差分信号布线 一般来说，按照阻抗设计规则进行差分信号布线，就可以确保LVDS信号质量。在实际布线当中，LVDS差分信号布线应遵循以下几点： 1. 差分对应该尽可能地短、走直线、减少布线中的过孔数，差分对内的信号线间距必须保持一致；避免差分对布线太长，出现太多的拐弯。 2. 差分对与差分对之间应该保证10倍以上的差分对间距，减少线间串扰。必要时，在差分对之间放置隔离用的接地过孔。 3. LVDS差分信号信号不可以跨平面分割。尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但是跨分割部分的传输线会因为缺少参考平面而导致阻抗的不连续。 4. 尽量避免使用层间差分信号。在PCB板的实际加工过程中，由于层叠之间的层压对 准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，层间差分信号不能保证差分 线之间间距等于介质厚度，因此会造成层间差分对的差分阻抗变化。因此建议尽量使用同 层内的差分。 5. 在阻抗设计时，尽量设计成紧耦合方式（即差分对线间距小于或等于线宽），差分对与差分对之间。 LVDS板级系统级设计其他建议（LVDS低压差分，2 V） 1. 布线 A) 设置合适的PCB层叠结构，确保其他电平信号与LVDS信号的隔离。可能的话将高速的TTL/CMOS等信号与LVDS布线在不同的信号层上，并且用电源和地层隔离开来。 B) 差分信号对布线应该尽可能短、信号离开LVDS器件管脚之后应该尽可能靠近布线、信号线之间的间距应该保持一致。 C) 差分信号对布线的长度应该保持一致。 D) 高速差分信号对上最多使用一对过孔。 E) 采用45度拐弯，不能使用90度拐弯。 2. 匹配 A) 终端匹配对LVDS器件来说主要是指差分阻抗的匹配。 B) 在接收端的差分信号之间匹配一个100Ω左右的电阻。 C) 如果采用外接匹配的话，最好采用表贴无引线的厚膜电阻，封装形式为0603和0805。 D) 匹配电阻应该尽可能地靠近接收器。 3. 芯片的去耦和旁路 A) 关于芯片的去耦或者旁路，主要参看具体使用的元器件厂商的建议。 B) 每一个平面层之间都应该提供大容量的电容器来实现，通常采用10uF35V的钽电容。钽电容的额定点压不应低于5倍VCC。 C) VCC引脚应该用0.1uF、0.01uF、和0.001uF的云母电容或者陶瓷电容或者聚苯乙 烯电容，封装形式为0805的表面贴装的片电容，该电容应该尽可能地靠近VCC引脚。 4. LVDS测试电缆 电缆可以实现LVDS信号在电路板之间或者系统之间的传递。然而由于LVDS特殊的阻抗匹配要求和极低的时序偏置要求。因而传统的电缆不能用于LVDS设计。 A) 电缆必须满足LVDS阻抗匹配的要求。 B) 电缆应该具有非常低的时序误差。 C) 电缆对应该严格均衡。 D) 尼龙电缆可以用在低速和短距离的LVDS应用中。 E) 对于长距离和高速的LVDS应用应该采用双绞线电缆。 F) 双芯电缆同样可以用于LVDS。双芯电缆明显优于同轴电缆。 G) 双绞线电缆性能最优。小距离（大约0.5m）的应用时CAT3均衡双绞线电缆效果最佳。而对于高于0.5m距离以及数据率大于500MHz时CAT5均衡电缆效果最好。 小结：合理的设计差分阻抗，是确保高速LVDS信号质量的前提，有效的仿真是保障。此外，系统的划分、器件选型是否合理，布线效果，平面分割等因素也是影响设计成败的关键。LVDS 系统设计，需要将原型仿真，设计实现，测试手段等因素通盘考虑，才能最终获得成功。 差分线对在高速PCB设计中的应用 摘要:在高速数字电路设计过程中，工程师采取了各种措施来解决信号完整性问题，利用差分线传输高速数字信号的方法就是其中之一。在PCB中的差分线是耦合带状线或耦合微带线，信号在上面传输时是奇模传输方式，因此差分信号具有抗干扰性强，易匹配等优点。随着人们对数字电路的信息传输速率要求的提高，信号的差分传输方式必将得到越来越广泛的应用。 3 差分线的端接 差分线的端接要满足2方面的要求：逻辑电平的工艺要求和传输线阻抗匹配的要求。因此，不同的逻辑电平工艺要采用不同的端接。本文主要介绍2种常见的适于高速数传的电平的端接方法： ①LVDS电平信号的端接。 LVDS是一种低摆幅的差分信号技术，它上面的信号可以以几百Mbps的速率传输。LVDS 信号的驱动器由1个驱动差分线的电流源组成，通常电流为3.5 mA。它的端接电阻一般只要跨接在正负两路信号的中间就可以了，如图1所示。 LVDS信号的接受器一般具有很高的输入阻抗，因此驱动器输出的电流大部分都流过了100Ω的匹配电阻，并产生了350 mV的电压。有时为了增加抗噪声性能，差分线的正负两路信号之间用2个5OΩ的电阻串联，并在电阻中间加1个滤波电容到地，这样可以减少高频噪声。随着微电子技术的发展，很多器件生产商已经可以把LVDS电平信号的终端电阻做到器件内部，以减少PCB设计者的工作。 ②LVPECL电平信号的端接。 LVPECL电平信号也是适合高速传输的差分信号电平之一，最快可以让信号以1 GBaud 波特的速率传输。它的每一单路信号都有一个比信号驱动电压小2 V的直流电位，因此应用 终端匹配时不能在正负两条差分线之间跨接电阻(如果在差分线之间跨接电阻，电阻中间相当于虚地，直流电位将变成零)，而只能将每一路进行单端匹配。 对LEPECL信号进行单端匹配，要符合2个条件，即信号的直流电位要为1.3 v(设驱动电压为3.3 V，减2后，为1.3 V)和信号的负载要等于信号线的特性阻抗(50Ω)。因此可以应用以下理想的端接方式： 在实际的工程设计中，增加一个电源就意味着增加了新的干扰源，也会增加布线空间(电源的滤波网络要使用大量的布线空间)，改变电源分割层的布局。因此在设计系统时，可以利用交直流等效的方法，对图2中的端接方式进行了等效改变。 在图3中，对交流信号而言，相当于120Ω电阻和82Ω电阻并联，经计算为48.7Ω；对于直流信号，两个电阻分压，信号的直流电位为：3.3×82／(120+82)= 1.34 V。因此等效结果在工程应用的误差允许范围内。 4 差分线的一些设计规则 在做PCB板的实际工作中，应用差分线可以很大程度上提高信号线的抗干扰性，要想设计出满足信号完整性要求的差分线，除了要使负载和信号线的阻抗相匹配外，还要在设计中尽量避免阻抗不匹配的环节出现。现根据实际工作经验，总结出以下规则： 1.差分线离开器件引脚后，要尽量相互靠近，以确保耦合到信号线的噪声为共模噪声。 一般使用FR4介质时，50 Ω布线规则(差分线阻抗为100Ω)时，差分线之间的距离 要小于0.2 mm； 2.信号线的长度应匹配，不然会引起信号扭曲，引起电磁辐射； 3.不要仅仅依赖软件的自动布线功能，要仔细修改以实现差分线的阻抗匹配和隔离； 4.尽量减少使用过孔和其他一些引起阻抗不连续的因素； 5.不要使用90°走线，可用圆弧或45°折线代替； 6.信号线在不同的信号层时，要注意调整差分线的线宽和线距，避免因介质条件改变 引起的阻抗不连续。 5 结束语 在高速数字PCB设计中，运用差分线传输高速信号，一方面在对PCB系统的信号完整性和低功耗等方面大有裨益，另一方面也给的PCB设计水平提出了更高要求。作为设计者应该深刻理解传输线理论的有关概念，仔细分析出各种畸变现象的原因，找出合理有效的解决办法；还要不断把工作中积累的一些经验加以总结，并上升为理性认识，才能够取得满意的设计效果。 参考文献 [1] 廖承恩．微波技术基础[M]．西安：西安电子科技大学出版社．1994． [2] 霍华德约翰逊．高速数字设计[M]．沈立译．北京：电子工业出版社，2004． [3] 王先富，牛忠霞．微波宽带放大器的设计与EDA仿真[J]．无线电通信技术，2005，31(1)：51—53． LVDS系统设计 LVDS系统的设计要求设计者应具备超高速单板设计的经验并了解差分信号的理论。设计高速差分板并不困难，下面将简要介绍一下各注意点。 1 PCB板 1.至少使用４层PCB板（从顶层到底层）：LVDS信号层、地层、电源层、TTL信号 层； 2.使TTL信号和LVDS信号相互隔离，否则TTL可能会耦合到LVDS线上，最好将 TTL和LVDS信号放在由电源／地层隔离的不同层上； 3.使LVDS驱动器尽可能地靠近连接器的LVDS端，即尽可能减小线路距离； 4.保证LVDS器件电源质量；使用分布式的多个电容来旁路LVDS设备，表面贴电容 靠近电源／地层管脚放置； 5.电源层和地层应使用粗线； 6.保持PCB地线层返回路径宽而短； 7.连接两个系统的地层； 2 板上导线 1.微带传输线（microstrip）和带状线（stripline）都有较好性能； 2.微带传输线的优点：一般有更高的差分阻抗、不需要额外的过孔； 3.带状线在信号间提供了更好的屏蔽，两层地将信号层屏蔽住。 3 差分线 1.使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线，并且使差分线对离开 集成芯片后立刻尽可能地相互靠近（距离小于１０ｍｍ），这样能减少反射并能确保耦合到的噪声为共模噪声； 2.使差分线对的长度相互匹配以减少信号扭曲，防止引起信号间的相位差而导致电磁 辐射； 3.不要仅仅依赖自动布线功能，而应仔细修改以实现差分阻抗匹配并实现差分线的隔 离； 4.尽量减少过孔和其它会引起线路不连续性的因素； 5.避免将导致阻值不连续性的90°走线，使用圆弧或45°折线来代替； 6.在差分线对内，两条线之间的距离应尽可能短，以保持接收器的共模抑制能力。在 印制板上，两条差分线之间的距离应尽可能保持一致，以避免差分阻抗的不连续性。 4 终端 1.使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也 需要此终端电阻来产生正常工作的差分电压； 2.最好使用精度１～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为 50Ω的电阻，并在中间通过一个电容接地，以更好滤去共模噪声。如采用电缆传输信号时候，若环境干扰大，就可以用此方式。 5 未使用的管脚 所有未使用的LVDS接收器输入管脚悬空，所有未使用的LVDS和TTL输出管脚悬空，将未使用的TTL发送／驱动器输入和控制／使能管脚接电源或地。 6 媒质（电缆和连接器）选择 1.仅就减少噪声和提高信号质量而言，平衡电缆（如双绞线对）通常比非平衡电缆好； 2.电缆长度小于0.5m时，大部分电缆都能有效工作；距离在0.5m～10m之间时,CAT 3(Categiory 3)双绞线对电缆效果好、便宜并且容易买到；距离大于10m并且要求 高速率时，建议使用CAT 5双绞线对。 7 在噪声环境中提高可靠性设计 LVDS 接收器在内部提供了可靠性线路，用以保护在接收器输入悬空、接收器输入短路以及接收器输入匹配等情况下输出可靠。但是，当驱动器三态或者接收器上的电缆没有连接到驱动器上时，它并没有提供在噪声环境中的可靠性保证。在此情况下，电缆就变成了浮动的天线，如果电缆感应到的噪声超过LVDS内部可靠性线路的容限时，接收器就会开关或振荡。如果此种情况发生，建议使用平衡或屏蔽电缆。 根据实际情况，正确分析设计发送/接收器的“门控端”，使发送接收数据器受控，当不需要建立发送/接收链路时候，关闭接收器是避免干扰的有效途径。 实际应用中常见问题 1 PCB走线问题 1.差分线对互相靠近，平滑弯折 2.与TTL隔离，与时钟信号隔离 3.差分线对等长度走线，越是高速信号，越要求严格等长 2 过孔问题 1.一般原则：对于高速信号，尽量减少过孔；信号速度低于155Mbps，使用过孔也无 妨。 2.对于表面贴片器件，其管脚的LVDS信号走线在PCB表层或者底层，尽量使用“微带 布线”方式，避免使用过孔联接信号。 3.对于插件器件，由于不使用过孔，其信号线本就可以联接到PCB的“中间层”，这样 一来，尽量使用“带状走线”，其性能更好。 3 信号分发问题 对LVDS信号进行分发处理，即将一路LVDS信号发送到多个接收器件，是我们经常会用到的。 ?直接联接方式 ?实践证明，在信号速率不高（<155Mbps）时，这种联接方式是可以的。在PCB 布线时候，尽量按照总线走线来布线比较好，如下图示。当信号速度过高时候，容易导致信号反射；由于避免不了过孔的存在，也影响传输质量，高速时不要采用这种方式。 ?另外，要注意的一点是，终端匹配电阻应该是一个电阻，100欧左右，这个电阻一定要在最远的接收器输入端。若每个接收器输入端都短接上一个100欧的匹配，将大大降低抗噪容限，抗干扰能力将下降。接收器数量不超过10个。 ?采用专用芯片对LVDS信号进行分发处理 ?与上述直接总线方式联接相比较，此种做法显得保守一些，但对于提高硬件系统可靠性，保障信号传输质量而言，其优点是不言而喻的。公司推荐的LVDS分发芯 片DS90LV110T，具有最大为1：10分发能力，10路输出共用一个门控端。 4 LVDS交叉开关矩阵 有时候，我们在设计中，需要对LVDS信号进行交叉接续，如，对LVDS形式的时钟，通讯进行多路选择控制。此时，可以运用LVDS交叉矩阵芯片来完成设计。 5 3. 6 LVDS与RS422/RS485的应用设计比较 其实，RS422电平也是差分形式，其电平幅度比LVDS要大一些，抗干扰能力比LVDS 强一些，在RS422电平规范中，支持的最大速率为10Mbps（传送15米）。当时钟或者数据低于10Mbps，但对抗干扰要求严格一些的时候，使用RS422方式比LVDS优点就明显一些。这在公司的产品中不难发现，如：交换机中，处于不同背板层的单板之间传送时钟，就是使用的RS422方式。有的系统，机架上不同层的板与板之间的同步通讯，速度不高时，数据与时钟都采用了RS422电平接口。与RS485相比，RS422电路中，只能有一个发送器，最多可有10个接收器。 RS485电平也是差分形式，其电平幅度比RS422还大，可以兼容掉RS422接口。支持的最大速率为10Mbps（传送15米）。RS485抗干扰能力更强，而且支持多个发送器（32个）多个接收器（32个）联接在一起。与RS422相比，RS485更适合距离远，环境条件差的多点通信设计。如一个集中监控单元，对同时摆在机房内的各个交换机的多个电源板进行监控，组成分布式监控。 选择RS422接口，进行同步串行通讯设计，既有时钟传送，又有数据传送，一般只在系统内，如同一个背板上槽位相距远一点的单板间进行；或者在同一个机架上，不同背板层的的单板间通过双绞线电缆进行。若在同一背板上，槽位相距不远，把通讯设计成LVDS接口，也是完全可以的。 在不同系统，不同机架上，一般不进行同步串行通讯设计，主要是从可靠性角度而言的。不同系统，不同机架，数据速率不高，设计成RS485形式的异步串行通讯，更显得合适一些。 差分对的约束设置 第一步，差分对的设置 差分对的设置有很多方法，下面介绍两种最常用的方法。 1．点击菜单Logic→Assign Differential Pair... 弹出以下对话框。 点击你想要创建差分对的Net1和Net2,填入差分的名字，点击Add后就成功创建了差分对。 点击Auto Generate按钮后，弹出以下对话框： 在第一个输入框填入Net的主要名字后，在下面的框中填入差分线的标志如N，P。点击Generate即可自动产生差分对。 2.在约束管理器中设置差分对。 在DSN上点击右键，在菜单中选择Create→Differential Pair。即可弹出下面的对话框。 和上一种方法的设置差不多，这里就不再叙述了。 第二步差分对约束规则的设置 差分对各项约束可以在约束管理器中的 Electric→Net→routing→Differential Pair中直接在各差分对上填入各项约束数值就可生效，但更好的方法是创建约束规则后赋给各个差分对。 在DSN上点击右键，在菜单中选择Create→Electrical CSet后，弹出下面的对话框; 输入规则名后点Ok，在Electric→constraimt set→outing→Differential Pair中可以看到新规则。 在表格中输入各项数值即可完成新规则的设置。如图所示 差分对约束参数主要有以下几个： 1coupling paramaters 主要包括了 Primary Gap 差分对最优先线间距（边到边间距）。 Primary Width 差分对最优先线宽。 Neck Gap 差分对Neck模式下的线间距（边到边间距），用于差分对走线在布线密集区域时切换到Neck值。 Neck Width差分对Neck模式下的线宽，用于差分对走线在布线密集区域时切换到Neck值。如图所示 设置数值时在表格中右键菜单中选择change，会出现以下各层数值表格，可以在每一层上设置不同的数值。 需要注意的是在物理（physical）约束中同样可以设置差分规则，但是电气规则约束在布线时更优先，同时电气规则可以设置更多的约束，推荐在电气规则中设置差分走线的约束。 2 Min Line Specing 差分对最小间距，一定要小于或等于"Primary gap"与（-）tolerance的数值，并且也要小于或等于"Neck gap"与（-）tolerance的数值。对于不符合约束的差分对，会显示“DS”的DRC错误提示。 SOFER TECHNICAL FILE Allegro 15.x 差分线布线规则设置 Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev : 1.00 Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11) 1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的 事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规 则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关 键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值 来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎 是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可 以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场 可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端 信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差， 同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。 高速信号布线技巧 原文引自夔牛的博客 https://www.doczj.com/doc/1a1548613.html,/seutommy 1.多层布线 合理选择层数能大幅度降低印版那个中间层尺寸，能充分利用中间层来设置屏蔽，能更好的实现就近接地，能有效的降低寄生电感，能有效缩短信号的传输长度，能最大限度的降低信号间的交叉干扰。 2.引线弯折越少越好 高速电路器件管脚间的引线弯折越少越好。高速电路布线的引线最好采用全直线，需要弯折，可用45°折线或圆弧线。 3.引线越短越好 高速电路器件管脚间的引线越短越好。引线越长，带来的分布电感和分布电容值越大，对系统的高频信号通过产生很多的影响，同时也会改变电路的特性阻抗。 4.引线层间的交替越少越好 高速电路器件管脚间的引线层间交替越少越好。所谓“引线的层间交替越少越好”，是指元件连接过程中所用的过孔越少越好。据侧，一个过孔可带来约0.5pF的分布电容，导致电路的延迟明显增加，减少过孔数目能显著提高速度。 5.注意平行交叉干扰 高速电路布线要注意信号线近距离平行走线所引入的“交叉干扰”，若无法避免平行分布，可在平行信号的反面布置大面积“地”来大幅度减少干扰。同一层内的平行走线几乎无法避免，但是在相邻的两个层，走线的方向务必取为相互垂直。 6.底线包围 底线包围，也称地线隔离，对特别重要的信号线或局部单元实施地线包围的措施。有些信号对要求比较严格，要保证信号不受到干扰，比如时钟信号、告诉模拟信号、微小模拟信号等。为了保护这些信号尽量少受到周围信号线的串扰，可在这些信号走线的外围加上保护的地线，将要保护的信号线加在中间。 7.走线避免成环 各类信号走线不能形成环路，地线也不能形成电流环路。如果产生环路电路，将在系统中产生很大的干扰。 8.布置去耦电容 每个集成电路块的附近应该设置一个或者几个高频去耦电容。为集成片的瞬变电流提供就进的高频通道，使电流不至于通过环路面积较大的供电线路，从而大大减少了向外的辐射噪声。同时由于各集成片拥有自己的高频通道，相互之间没有公共阻抗，抑制了其阻抗耦合。 9.使用高频扼流环节 模拟地线、数字地线等接往公共地线时要用高频扼流环节。在实际装配高频扼流环节时用的网上是中心穿孔有导线的高频铁氧体磁珠. 10.避免分支和树桩 告诉信号布线应尽量避免分支或树桩。树桩对阻抗有很大影响，可以导致信号的反射和过冲，所以我们通常在设计时应避免树桩和分支。采用菊花链的方式，将对信号的影响降低。 11.信号线尽量走在内层 高频信号线走在表层容易产生较大电磁辐射，也容易受到外界电磁辐射或者因此的干扰。将高频信号先布线在电源和地线之间，通过电源还底层对电磁波的吸收，所产生的辐射将减少很多。 1）pair 名称： Allegro菜单点击logic-->Assign differential pair，在net filter 中选择所要设的net1,net2, 或直接在board file 中点选net,在Rule Name 中key 入pair 名称﹐点右下方的Add 后会自动增加到上方的Rule Selection Area 中﹐可以点Modify或Delete 来修改或删除所设的pair. 2）设置差分线规则类型 给pair 定义一个net spacing type property(规则类型),如CLK-CLK：点Attach property, net...,注意find 窗口中选property 而非net,再点more...,从左边选取先前设的pair,如CK0R-CK0R,点apply﹐在弹出的对话框中点net_spacing_type﹐在右边的value 值中输入CLK-CLK。 3）设置差分线规则参数 set net spacing constrains values , 设定走线线距规则参数值：点constraints 窗口的spacing rule set 下的set values,在出现的对话框中右边空格输入CLK-CLK, 点add 增加到constraint set name 栏。然后按guideline 设定各项spacing.ˉ line to line 指的是此对pair 和其它线的间距。 注1： Length Tolerance indicates the amount of tolerance allowed between the total length or delay of the two nets. (两net 之间的误差范围) 注2：Primary Max Sep indicates the maximum edge to edge spacing between a differential pair. (指该pair 本身的间距) 注3：Secondary Max Sep indicates an edge to edge spacing that is greater that the Primary Max Sep value. This allows an increase in thespacing between the differential pair when necessary. The total amount of etch/conductor on a net can not exceed this amount.(必要时允许增大该pair 本身的间距到此值) 4）布线技巧 route differential pair 时的技巧：routing 时发现本身的两根net 没有按规则挤线会弹的很开。原因可能是设rule 时﹐选的不是property,而是net 。如果选的是property 仍然不行﹐可以在setup> user preferences>drc>drc_diff_pair_overlide 中添加0。 布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能，大多数高速的设计理论也要最终经过Layout 得以实现并验证，由此可见，布线在高速PCB 设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况，分析其合理性，并给出一些比较优化的走线策略。 主要从直角走线，差分走线，蛇形线等三个方面来阐述。 1．直角走线 直角走线一般是PCB布线中要求尽量避免的情况，也几乎成为衡量布线好坏的标准之一，那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说，直角走线会使传输线的线宽发生变化，造成阻抗的不连续。其实不光是直角走线，顿角，锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面： 一是拐角可以等效为传输线上的容性负载，减缓上升时间； 二是阻抗不连续会造成信号的反射； 三是直角尖端产生的EMI。 传输线的直角带来的寄生电容可以由下面这个经验公式来计算： C=61W(Er)[size=1]1/2[/size]/Z0 在上式中，C 就是指拐角的等效电容（单位：pF），W指走线的宽度（单位：inch），εr 指介质的介电常数，Z0就是传输线的特征阻抗。举个例子，对于一个4Mils的50欧姆传输线（εr为4.3）来说，一个直角带来的电容量大概为0.0101pF，进而可以估算由此引起的上升时间变化量： T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps 通过计算可以看出，直角走线带来的电容效应是极其微小的。 由于直角走线的线宽增加，该处的阻抗将减小，于是会产生一定的信号反射现象，我们可以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗，然后根据经验公式计算反射系数： ρ=(Zs-Z0)/(Zs+Z0) 一般直角走线导致的阻抗变化在7%-20%之间，因而反射系数最大为0.1左右。而且，从下图可以看到，在W/2线长的时间内传输线阻抗变化到最小，再经过W/2时间又恢复到 设计规则1 我们处理差分信号的第一个规则是：走线必须等长。有人激烈地反对这条规则。通常他们的争论的基础包括了信号时序。他们详尽地指出许多差分电路可以容忍差分信号两个部分相当的时序偏差而仍然能够可靠地进行翻转。根据使用的不同的逻辑门系列，可以容忍500 mil 的走线长度偏差。并且这些人们能够将这些情况用器件规范和信号时序图非常详尽地描绘出来。问题是，他们没有抓住要点！差分走线必须等长的原因与信号时序几乎没有任何关系。与之相关的仅仅是假定差分信号是大小相等且极性相反的以及如果这个假设不成立将会发生什么。将会发生的是：不受控的地电流开始流动，最好情况是良性的，最坏情况将导致严重的共模EMI问题。 因此，如果你依赖这样的假定，即：差分信号是大小相等且极性相反，并且因此没有通过地的电流，那么这个假定的一个必要推论就是差分信号对的长度必须相等。差分信号与环路面积：如果我们的差分电路处理的信号有着较慢的上升时间，高速设计规则不是问题。但是，假设我们正在处理的信号有着有较快的上升时间，什么样的额外的问题开始在差分线上发生呢？考虑一个设计，一对差分线从驱动器到接收器，跨越一个平面。同时假设走线长度完全相等，信号严格大小相等且极性相反。因此，没有通过地的返回电流。但是，尽管如此，平面层上存在一个感应电流！ 任何高速信号都能够（并且一定会）在相邻电路（或者平面）产生一个耦合信号。这种机制与串扰的机制完全相同。这是由电磁耦合，互感耦合与互容耦合的综合效果，引起的。因此，如同单端信号的返回电流倾向于在直接位于走线下方的平面上传播，差分线也会在其下方的平面上产生一个感应电流。 但这不是返回电流。所有的返回电流已经抵消了。因此，这纯粹是平面上的耦合噪声。问题是，如果电流必须在一个环路中流动，剩下来的电流到哪里去了呢？记住，我们有两根走线，其信号大小相等极性相反。其中一根走线在平面一个方向上耦合了一个信号，另一根在平面另一个方向上耦合了一个信号。平面上这两个耦合电流大小相等（假设其它方面设计得很好）。因此电流完全在差分走线下方的一个环路中流动（图3）。它们看上去就像是涡流。耦合电流在其中流动的环路由（a）差分线自身和（b）走线在每个端点之间的间隔来定义。 设计规则2 现在EMI 与环路面积已是广为人知了3。因此如果我们想控制EMI，就需要将环路面积最小化。并且做到这一点的方法引出了我们的第二条设计规则：将差分线彼此靠近布线。有人反对这条规则，事实上这条规则在上升时间较慢并且EMI 不是问题时并不是必须的。但是在高速环境中，差分线彼此靠得越近布线，走线下方所感应的电流的环路就越小， Allegro 16.3约束规则设置 约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB设计流程中用于管理所有工具的高速电子约束。可以使用约束管理器和SigXplorer Expert 开发电路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。 所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子约束（ECSets）就是限制PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延迟为2ns。 以下图为一约束设置窗口。 一、说明 先解释一下约束的类型以及约束中用到的简写名词，如下图所示： 1、NCIs（NET CLASS） 由众多nets或者buses、differential pairs、Xnet所组成的类，可对其赋予相似的约束。如下图所示。 2、NCC（Net Class-Class） 一般用在约束组与组之间的间距的时候使用，如下图。 3、DPr（Differential Pairs）差分对 一组差分对一般由两条Xnet或者net以差分走线的方式组成，如下图。差分对的形成有两种方式：一是由模型指定的差分对，再者就是由用户自己定义的差分对。 ?模型定义的差分对：可以在器件信号模型中指定差分对，可以使用PCB Design，PCB SI，SigXplores 来将模型指定给相应的元件。 ?用户定义的差分对：可以在约束管理器中 Net 一级的对象中创建差分对，可以灵活的更改差分对命名和更改差分对成员，但是没有模型指定差分对的精确性。 以下是设置差分对规则时，需要赋予约束的项。 针对以上约束中用到的一些约束点进行解释说明： 差分信号线的原理和优缺点分析 随着近几年对速率的要求快速提高，新的总线协议不断的提出更高的速率。传统的总线协议已经不能够满足要求了。串行总线由于更好的抗干扰性，和更少的信号线，更高的速率获得了众多设计者的青睐。而串行总线又尤以差分信号的方式为最多。所以在这篇中整理了些有关差分信号线的设计和大家探讨下。 1.差分信号线的原理和优缺点 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b. 能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，如图在A-A‘的电流是从右到左，那B-B‘的是从左到右，那么按右手螺旋定则，那他们的磁力线是互相抵消的。耦合的越紧密，互相抵消的磁力线就越多。泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differenTIal signaling）就是指这种小振幅差分信号技术。 2.差分信号的一个实例：LVDS 高速PCB布线差分对走线 为了避免不理想返回路径的影响，可以采用差分对走线。为了获得较好的信号完整性，可以选用差分对来对高速信号进行走线，如图1所示，LVDS电平的传输就采用差分传输线的方式。 图1 差分对走线实例 差分信号传输有很多优点，如： ·输出驱动总的dI/dr会大幅降低，从而减小了轨道塌陷和潜在的电磁干扰； ·与单端放大器相比，接收器中的差分放大器有更高的增益； ·差分信号在一对紧耦合差分对中传输时，在返回路径中对付串扰和突变的鲁棒性更好； ·因为每个信号都有自己的返回路径，所以差分新信号通过接插件或封装时，不易受 到开关噪声的干扰； 但是差分信号也有其缺点：首先是会产生潜在的EMI，如果不对差分信号进行恰当的平衡或滤波，或者存在任何共模信号，就可能会产生EMI问题；其次是和单端信号相比，传输差分信号需要双倍的信号线。 如图2所示为差分对走线在PCB上的横截面。D为两个差分对之间的距离；s为差分对两根信号线间的距离；W为差分对走线的宽度；Ff为介质厚度。 使用差分对走线时，要遵循以下原则： ·保持差分对的两信号走线之间的距离S在整个走线上为常数； ·确保D＞25，以最小化两个差分对信号之间的串扰； ·使差分对的两信号走线之间的距离S满足：S＝3H，以便使元件的反射阻抗最小化； ·将两差分信号线的长度保持相等，以消除信号的相位差； ·避免在差分对上使用多个过孔，过孔会产生阻抗不匹配和电感。 图2 PCB上的差分对走线 以前，只有不到50％的电路板采用可控阻抗互连线，而现在这一比例已超过90％。如今有不到50％的电路板使用了差分对，相信在不久的将来，随着对差分对原理和设计规则的了解加深，将会有超过90％的电路板使用它 欢迎转载，信息来源维库电子市场网（https://www.doczj.com/doc/1a1548613.html,） ?? ?????????????????????1. ???????.2.???????? 1??Logic=>Assign Differential Pair… ?1?????????? ?2????????????? ?3??Add,???????????????????????????????????OK? 2???PCB ?? Setup=>Constraints=>Electical… ????????Electrical?NET? ???? ????Objects->Create->Differential Pair??????? Create Differential Pair ??????? ???? ????? Net ???????????? ???????????Selections ??Diff Pair Name ?????????Create ???Close ??????????????? ?? ???????????????????????Eelctrical ??Eelctrical Constraint Set->Routing->Differential Pair ??Objects=>Create=>Eelctrical CSet ????? & ????? ???( ???' ???2. ???? ???? ?????? ' ?????? ???????????????? ? 8 ????????????????? ? 0 / 6????? ? 3 *??????? ? ? ? 3 :???????? ? 1 *?????1 ????? ? ???? ????????? * ?????? ? 1 :?????1 ????????? ???????? : ?????? ??????????????????( ???1 ! ???? ????????5 ? ?????? ????? PCB设计挑战和建议作为PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代SATA(1.5Gbps)和第二代SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的SATA特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用SATA接口的产品非常关键。 日趋复杂的PCB布局布线设计对保证高速信号(如SATA)的正常工作至关重要。由于第一代和第二代SATA的速度分别高达1.5Gbps和3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA信号的上升时间约为100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致PCB无法工作或者工作起来时好时坏。为保证采用FR4 PCB板的SATA设计正常工作，必须遵守下面列出的FR4 PCB布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。 高速差分信号设计规则包括： 1.SATA是高速差分信号，一个SATA连接包含一个发送信号对和一个接收 信号对，这些差分信号的走线长度差别应小于5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加EMI辐射。差分信号线对应该 在电路板表层并排走线(微带线)，如果差分信号线对必须在不同的层走 线，那么过孔两侧的走线长度必须保持一致。 2.差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高 度的6至10倍(最好是10倍)。 3.为减少EMI，差分对的走线间距不要超过150mil。 4.SATA差分对的差分阻抗必须为100欧姆。 5.为减少串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对 于参考平面高度的10至15倍。 6.在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括： Doc Scope : Cadence Allegro 15.x Doc Number : SFTCA06001 Author :SOFER Create Date :2005-5-30 Rev :1.00 Allegro 15.x差分线布线规则设置 文档内容介绍： 1.文档背景 (3) 2.Differential Pair信号介绍 (3) 3.如何在Allegro中定义Differential Pair属性 (4) 4.怎样设定Differential Pair在不同层面控制不同线宽与间距 (8) 5.怎样设定Differential Pair对与对之间的间距 (11) 1.文档背景 a)差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，差分线 大多为电路中最关键的信号，差分线布线的好坏直接影响到PCB板子信号质量。 b)差分线一般都需要做阻抗控制，特别是要在多层板中做的各层的差分走线阻抗都 一样，这个一点要在设计时计算控制，否则仅让PCB板厂进行调整是非常麻烦的事情，很多情况板厂都没有办法调整到所需的阻抗。 c)Allegro版本升级为15.x后，差分线的规则设定与之前版本有很大的改变。虽然 Allegro15.0版本已经发布很长时间了，但是还是有很多人对新版本的差分线规则设置不是很清楚。 2.Differential Pair信号介绍 差分信号（Differential Signal）在高速电路设计中的应用越来越广泛，电路中最关键的信号往往都要采用差分结构设计，什么另它这么倍受青睐呢？在PCB设计中又如何能保证其良好的性能呢？带着这两个问题，我们进行下一部分的讨论。何为差分信号？通俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比，最明显的优势体现在以下三个方面： a.抗干扰能力强，因为两根差分走线之间的耦合很好，当外界存在噪声干扰时，几乎是同时被耦合到两条线上，而接收端关心的只是两信号的差值，所以外界的共模噪声可以被完全抵消。 b.能有效抑制EMI，同样的道理，由于两根信号的极性相反，他们对外辐射的电磁场可以相互抵消，耦合的越紧密，泄放到外界的电磁能量越少。 c.时序定位精确，由于差分信号的开关变化是位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，因而受工艺，温度的影响小，能降低时序上的误差，同时也更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential signaling）就是指这种小振幅差分信号技术。 …… 由于篇幅问题，这里对差分信号不做深入介绍了。 什么是差分信号？ 一个差分信号是用一个数值来表示两个物理量之间的差异。从严格意义上来讲，所有电压信号都是差分的，因为一个电压只能是相对于另一个电压而言的。在某些系统里，系统'地'被用作电压基准点。当'地'当作电压测量基准时，这种信号规划被称之为单端的。我们使用该术语是因为信号是用单个导体上的电压来表示的。 另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。我们用一个方法对差分信号做一下比喻，差分信号就好比是跷跷板上的两个人，当一个人被跷上去的时候，另一个人被跷下来了- 但是他们的平均位置是不变的。继续跷跷板的类推，正值可以表示左边的人比右边的人高，而负值表示右边的人比左边的人高。0 表示两个人都是同一水平。 图1 用跷跷板表示的差分信号 应用到电学上，这两个跷跷板用一对标识为V+和V-的导线来表示。当V+>V-时，信号定义成正极信号，当V+ 高速信号走线规则 随着信号上升沿时间的减小，信号频率的提高，电子产品的EMI问题，也来越受到电子工程师的关注。 高速PCB设计的成功，对EMI的贡献越来越受到重视，几乎60％的EMI问题可以通过高速PCB来控制解决。 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都是会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。如上图所示。 规则二：高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现这种失误，如下图所示： 时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI 的辐射强度。 规则三：高速信号的走线开环规则 规则二提到高速信号的闭环会造成EMI辐射，同样的开环同样会造成EMI辐射，如下图所示： 时钟信号等高速信号网络，在多层的PCB走线的时候产生了开环的结果，这样的开环结果将产生线形天线，增加EMI 的辐射强度。在设计中我们也要避免。 规则四：高速信号的特性阻抗连续规则 高速信号，在层与层之间切换的时候必须保证特性阻抗的连续，否则会增加EMI的辐射，如下图： 也就是：同层的布线的宽度必须连续，不同层的走线阻抗必须连续。 规则五：高速PCB设计的布线方向规则 相邻两层间的走线必须遵循垂直走线的原则，否则会造成线间的串扰，增加EMI辐射，如下图： 相邻的布线层遵循横平竖垂的布线方向，垂直的布线可以抑制线间的串扰。 规则六：高速PCB设计中的拓扑结构规则 在高速PCB设计中有两个最为重要的内容，就是线路板特性阻抗的控制和多负载情况下的拓扑结构的设计。在高速的情况下，可以说拓扑结构的是否合理直接决定，产品的成功还是失败。 如上图所示，就是我们经常用到的菊花链式拓扑结构。这种拓扑结构一般用于几Mhz的情况下为益。高速的拓扑结构我们建议使用后端的星形对称结构。 Allegro16.6约束规则设置详解 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的NET等长 7.2、过电阻的XNET等长 7.3、T型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay 二、高级约束规则设置 11、单个网络长度约束 12、a+b类长度约束 13、a+b-c类长度约束 14、a+b-c在最大和最小传播延迟中的应用 1、线间距设置 （1）、设置默认间距规则 点击CM图标，如下图所示，打开约束管理器。 单击Spacing，再点击All Layers，如下图所示。右边有一个DEFAULT就是默认规则，我们可以修改其值。 按住Shift键，点击第一个和最后一个即可选中所示，然后输入一个值，这样就都修改了，如下图所示 （2）、定义特殊的间距约束 点选Default按鼠标右键，执行Create-Spacing CSet 加入新规则。取一个有意义点的名字，如下图所示，单击OK。 其值是从默认规则拷贝的，先修改其值。 按住Shift键选中所有，输入12，回车。 然后为所需要设置的网络分配规则 单击左边的Net-All Layers，在右边工作簿中，为GND网络设置12MIL_SPACE规则，在Referenced Spacing CSet下选中12MIL_SPACE，如下图所示 Learn to walk first before you want to run…SDRAM 类高速器件布线规则 一个优秀的Layout，一块好的板子，并不是随便布线连同就可以实现电路要求的，凡事都得谨慎，此处别处摘要，讲述SDRAM类高速器件布线规则： 如果你没有信号完整性的知识和对传输线的认识，恐怕你很难看懂，如果你看不懂，那么请按这样一个通用的基本法则做： （1）DDR和主控芯片尽量靠近 （2）高速约束中设置所有信号、时钟线等长(最多允许50mils的冗余)，所有信号、时钟线长度不超过1000mils （3）尽量0过孔，元件层下面一定要有一个接地良好的地层，所有走线不能跨过地的分割槽，即从元件层透视地层看不到与信号线交叉的地层分割线。 这样的话200M的DDR基本上是没有太大问题。其它的一些3W 20H法则就能做到尽量做到吧 3W原则: 这里3W是线与线之间的距离保持3倍线宽。你说3H也可以。但是这里H指的是线宽度。不是介质厚度。是为了减少线间串扰，应保证线间距足够大，如果线中心距不少于3倍线宽时， 则可保持70%的线间电场不互相干扰，称为3W规则。如要达到98%的电场不互相干扰，可使用10W规则。针对EMI（电磁干扰：eg传导、辐射、谐波） 20H原则： 是指电源层相对地层内缩20H的距离，当然也是为抑制边缘辐射效应。在板的边缘会向外辐射电磁干扰。将电源层内缩，使得电场只在接地层的范围内传导。有效的提高了EMC。若内缩20H则可以将70%的电场限制在接地边沿内；内缩100H则可以将98%的电场限制在内。针对EMC（电磁兼容） 五---五规则： 印制板层数选择规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板，这是一般的规则，有的时候出于成本等因素的考虑，采用双层板结构时，这种情况下，最好将印制板的一面做为一个完整的地平面层。 对于“五五规则”的时钟频率到5MHz或脉冲上升时间小于5ns，此处我严重不理解。。。时钟信号：以地平面为参考，给整个时钟回路的走线提供一个完整的地平面， 给回路电流提供一个低阻抗的路径。由于是差分时钟信号，在走线前应预先设计好线宽线距，计算好差分阻抗，再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线，尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则，信号线的单线阻抗应控制在50～60 Ω，差分阻抗控制在100～120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组：以地平面为参考，给信号回路提供完整的地平面。特征阻抗控制在50～60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要)，不同字节通道的信号长度差应控制在1 000 mil 内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。如果使用电阻排的方式匹配，则数据电阻排内不应有其他DDR信号。 地址和命令信号组：保持完整的地和电源平面。特征阻抗控制在50～60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil Router高级布线技巧 当设计高速信号PCB或者复杂的PCB时，常常需要考虑信号的干扰和抗干扰的问题，也就是设计这样的PCB时，需要提高PCB的电磁兼容性。为了实现这个目的，除了在原理图设计时增加抗干扰的元件外，在设计PCB时也必须考虑这个问题，而最重要的实现手段之一就是使用高速信号布线的基本技巧和原则。 高速信号布线的基本技巧包括控制走线长度、蛇形布线、差分对布线和等长布线，使用这些基本的布线方法，可以大大提高高速信号的质量和电磁兼容性。下面分别介绍这些布线方法的设置和操作。 10．5．1 控制走线长度 为了控制布线长度，可以对需要走线的网络或引脚对设置走线长度限制，将走线长度控制在一定的范围之内。控制走线长度的操作步骤如下： （1） 首先选择需要控制走线长度的网络。在项目浏览器中展开网络，然后选择需要控制走线长度的网络，例如本实例的CLKIN网络。 （2） 然后单击鼠标右键，并执行弹出快捷菜单中的Properties命令。执行该命令后，系统会弹出网络属性对话框，此时选择Length（长度）选型卡，如图10-57 所示。 此时可以设置走线长度的限制。选择Restrict length选项，然后分别在Minimum length编辑框中输入最小的长度值，如本实例设置为500mil;在Maximum length 编辑框中输入最大的长度值，如本实例设置为2000mil。 (3)设置了长度限制值后，单击OK按钮退出设置对话框。 设置网络走线长度限制后，走线时将遵守该长度设置，将走线控制在设置范围内。 设置长度限制规则后，在布线时就会显示走线长度监视器，动态显示布线的实际长度。 图10-57 长度选择卡 走线长度监视器能以图形的方式来帮助控制走线的长度。当设置长度限制规则后，走线长度信息成为走线时光标的一部分显示出来，这样可以很好地控制走线的长度，如图10-58所示。走线长度监视器会显示最小的和最大的允许布线长度，以及当前的实际长度，走线长度监视器在获得小于最大设置长度和大于最大设置长度的长度后，会显示不同的颜色。 前言：本文主要讲解Allegro16.6约束管理器的使用，从基本约束规则到高级约束规则的设置。 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 置详解（图文并茂） 则设约束规.616o r g Alle （为了不侵犯别人的成果，所以在这里做了特殊说明，以示敬意）首先感谢詹书庭编写这篇文章，为我们学习交流Cadence allegro 苦用心！ 俗话说的好，社会在发展，技术在进步，技术的进步在于不断的学习交流和实践。所以为了方便大家学习交流，为大家提供一个良好 QQ )! 学习交流 Cadence allegro 请加QQ 群: 一起来学AllegRo 【2】.群号： 331730476 .以下是正文 这篇文章写得很好，操作步骤详细，截图一目了然，通俗易懂，唯一的缺点就是部分截图不是很清晰，我对个别图片做了调整和替 换，不易替换的不清晰图片，仔细看下也能明白其中的意思。 此文章由丹心静居整理－－－２０１４．１０．１３ 加入。对原文作者表示歉意的交流平台，在这里留下我们的群原文作者的群拒绝任何人 (QQ 软件提供了丰富的知识和方法。请大家认真学习，不要辜负作者的良 2014-10-13 第 1 页，共 83 页 二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 y a l e D n i P 、10约束分差设置、.29分对差创建、.19设置则分规差、 9属性用置通设、 8等长型T 、.37等长NET X 阻的过电、.27等长NET 阻的电不过、.17置等长 设、 7 PCI-E 布线规则 1、从金手指边缘到PCIE芯片管脚的走线长度应限制在4英寸（约100MM）以内。 2、PCIE的PERP/N，PETP/N，PECKP/N是三个差分对线，注意保护（差分对之间的距离、差分对和所有非PCIE信号的距离是20MIL，以减少有害串扰的影响和电磁干扰（EMI）的影响。芯片及PCIE信号线反面避免高频信号线，最好全GND）。 3、差分对中2条走线的长度差最多5MIL。2条走线的每一部分都要求长度匹配。差分线的线宽7MIL，差分对中2条走线的间距是7MIL。 4、当PCIE信号对走线换层时，应在靠近信号对过孔处放置地信号过孔，每对信号建议置1到3个地信号过孔。PCIE差分对采用25/14的过孔，并且两个过孔必须放置的相互对称。 5、PCIE需要在发射端和接收端之间交流耦合，差分对的两个交流耦合电容必须有相同的封装尺寸，位置要对称且要摆放在靠近金手指这边，电容值推荐为0.1uF，不允许使用直插封装。 6、SCL等信号线不能穿越PCIE主芯片。 合理的走线设计可以信号的兼容性，减小信号的反射和电磁损耗。PCI-E 总线的信号线采用高速串行差分通信信号，因此，注重高速差分信号对的走线设计要求和规范，确保PCI-E 总线能进行正常通信。 PCI-E是一种双单工连接的点对点串行差分低电压互联。每个通道有两对差分信号：传输对Txp/Txn，接收对Rxp/Rxn。该信号工作在2.5 GHz并带有嵌入式时钟。嵌入式时钟通过消除不同差分对的长度匹配简化了布线规则。 随着PCI-E串行总线传输速率的不断增加，降低互连损耗和抖动预算的设计变得格外重要。在整个PCI-E背板的设计中，走线的难度主要存在于PCI-E的这些差分对。图1提供了PCI-E高速串行信号差分对走线中主要的规范，其中A、B、C和D四个方框中表示的是常见的四种PCI-E差分对的四种扇入扇出方式，其中以图中A所示的对称管脚方式扇入扇出效果最好，D为较好方式，B和C为可行方式。接下来本文将对PCI-E LVDS信号走线时的注意事项进行总结：cadence16.6差分约束规则
Allegro差分线走线规则
高速信号布线技巧
Allegro中设置差分对
PCBLayout中的直角走线、差分走线和蛇形线
差分信号走线原则
allegro 16.3 约束规则设置
差分信号线的原理和优缺点分析
高速PCB布线差分对走线
allegro16[1].2建立差分对,设置差分规则,差分走线。
SATA高速差分信号设计规则
差分线布线规则设置
差分信号PCB规则
高速信号走线规则
Allegro约束规则设置详解SCC
SDRAM 类高速器件布线规则
Router布线详细设置-有图解
Allegro16.6约束规则设置详解(图文并茂)
PCI-E的高速PCB布线规则
相关主题
文本预览