哈尔滨工业大学工程硕士学位论文
目录
摘要............................................................................................................................... I ABSTRACT ..................................................................................................................... I I 第1章绪论.. (1)
1.1研究背景和意义 (1)
1.2国内外研究现状 (2)
1.2.1 整数分频锁相环电路 (2)
1.2.2 小数分频锁相环电路 (3)
1.2.3 多环路分频锁相环 (3)
1.3论文主要研究内容及结构安排 (4)
第2章系统结构设计 (6)
2.1基本结构分析 (6)
2.1.1 鉴频鉴相器 (7)
2.1.2 电荷泵 (8)
2.1.3 环路滤波器 (9)
2.1.4 压控振荡器 (10)
2.1.5 分频电路 (11)
2.1.6 电荷泵锁相环的数学模型 (12)
2.2电荷泵锁相环各模块的相位噪声分析 (13)
2.2.1相位噪声 (13)
2.2.2各模块相位噪声分析 (14)
2.3系统参数设计 (17)
2.4系统级仿真 (20)
2.5本章小结 (22)
第3章电路设计与仿真 (23)
3.1各模块电路设计 (23)
3.1.1 压控振荡器的设计 (23)
3.1.2电荷泵和鉴频鉴相器的设计 (27)
3.1.3 可编程分频电路的设计 (29)
3.2整体电路分析 (31)
3.2.1 时域仿真和改进 (31)
3.2.3 相位噪声分析 (35)
哈尔滨工业大学工程硕士学位论文
3.2.3 衬底噪声影响分析 (38)
3.3本章小结 (41)
第4章版图设计与后仿真 (42)
4.1可编程分频电路的版图设计 (42)
4.2鉴频鉴相器的版图设计 (42)
4.3电荷泵的版图设计 (43)
4.4压控振荡器的版图设计 (43)
4.5整体布局 (44)
4.6后仿真结果与分析 (45)
4.6.1 VCO的后仿真 (45)
4.6.2 PLL的后仿真 (46)
4.7本章小结 (48)
结论 (49)
参考文献 (50)
攻读硕士学位期间发表的论文及其它成果 (54)
致谢 (56)
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第1章绪论
1.1 研究背景和意义
随着集成电路制造技术的不断发展，工艺特征尺寸的不断减小，集成电路设计者将越来越多的功能模块集成到单片芯片上，以满足通信技术、计算机技术、网络技术以及便携式电子产品等领域对集成电路产品日益增长的功能需求。集成电路逐渐向集成系统方向转变，正是在这一大趋势下，SoC技术应运而生[1]。SoC 技术是将某一特定系统所必需的电路和器件集成到单块芯片上的集成电路设计技术。比如SoC将微处理器、模拟IP、数字IP以及存储器等模块集成到单片芯片上，该系统结构以其在芯片面积和成本上的优势，牢牢占据了未来高性能微处理器体系结构头把交椅的位置。随着单片上集成模块数量的增多，其中数字模块所需的时钟不再是单一频率的，如内核、存储和外设等分别工作在不同的时钟频率上，若每个频率信号设计一个时钟模块，这样便与集成系统的设计理念相违背，因此设计一款单一的可复用的多配置的时钟信号发生器势在必行。这种设计理念不仅能节省面积，而且还能利用已有的技术积累，显著缩短ASIC（application specific integrated circuits）的设计周期[1]。
锁相环技术是业界实现这一理念的主流技术。虽然基本锁相环自其上世纪三十年代出现以来较现在并无太大变化，但不同技术领域对其性能指标要求却是在不断提升。其主要的参数指标包括频率范围、频谱分辨率，锁定速度，抖动和功耗等，但不同技术领域针对其具体应用对各参数指标的要求不同。这些不同的应用需求对锁相环的设计者不断提出新的挑战。应用于SoC上的时钟信号发生器的锁相环与无线蜂窝电话中使用的频率合成器十分相似，但是实际电路的设计却大不相同[2]。由于用于SoC中的时钟信号发生电路需要使用一个参考频率源来产生多个特定的时钟信号，因此需要一个小数分频锁相环电路来实现，而用于无线电话中使用的频率合成器依靠整数分频电路即可实现。
在用于时钟信号发生的锁相环电路的设计过程中，除了要求考虑实现输入低频信号输出高频信号的功能外，输出信号的抖动大小是必须要重点考虑的问题。这里所说抖动在频域的表示是相位噪声。因此相位噪声的好坏也是应用于该领域的锁相环电路的设计者们要重点考虑的问题。
在SoC上，除了锁相环电路结构自身存在的噪声问题之外，其数字模块状态改变产生的噪声也会通过衬底耦合到锁相环电路中而影响电路的性能。这种由衬底噪声所产生的对锁相环的干扰，随着工艺特征尺寸的不断减小，对锁相环电路