《EDA数字电路课程设计》
题目：数字时钟设计
专业：电子信息科学与技术
班级：信息电科1202B
姓名： ######
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第一部分：设计说明
1设计任务
设计一款数字电子时钟，具体要求如下：
1：输入条件：1KHZ输入时钟，2个输入按键；
2：功能实现：具有时、分、秒进位功能；具有闹钟与校时功能，校时要求精确到秒，采用按键作为输入信号。
3：采用altera公司的quartusII软件进行编程与仿真，设计语言可以选择VHDL或者使用原理图输入。
2目的与意义
训练综合运用学过的数字电子技术、数字系统设计技术和计算机编程及电路相关基本知识，培养独立设计比较复杂数字系统设计能力。
通过综合设计，力争掌握使用EDA工具设计数字系统电路的基本方法，包括原理方案的确定、详细设计中的编程与仿真等一系列过程，为以后进行工程实践问题的研究打下设计基础。
时钟，自从它发明的那天起，就成为人类的朋友，但随着社会的进步，科技的的发展，人们对它的功能又提出了新的要求，怎样让时钟更好的为人民服务，怎样让我们的老朋友焕发青春光彩呢？这就要求人们不断设计出新型时钟。
现代社会，守时已不仅关系到一个人的职业生涯，还成了衡量一个人道德的标准。时钟为人们提供了科学利用时间规律的依据，然而，普通的机械钟表与半机械钟表对于忙碌的生活显然早已不太适应，设计一款高精度数字时钟势在必行。本课题将通过对目前市场上的数字电子钟的研究，利用EDA技术设计一款高精度数字式电子钟，使人们可以得到精确时间显示,帮助人们合理安排时间，方便人们的生活
第二部分原理方案设计
1总体方案
要实现一个数字时钟小系统，整个系统由主要模块电路模块和外部输入输出
以及显示模块组成。首先分别实现单个模块的功能，然后再通过级联组合的方式实现对整个系统的设计。
其中，主要模块有四个。它包括1HZ时钟信号产生模块、时间计数模块（计数模块又分为分计数模块、秒计数模块、时计数模块）、闹铃模块、控制模块。各个模块先用EDA技术中的VHDL语言编程仿真，再生成各个小模块的模拟元件，再元件例化，根据设计连接电路实现数字电子钟小系统。
2各部分方案
1：通过分频，产生1HZ的计时时钟信号和100HZ的校时时钟信号。
2：分别设计秒计时，分计时，时计时，秒计时用上面的时钟信号1HZ产生，分计时也是60一清零，分计时的时钟用的是秒计时的进位信号，时计时
用的是24一清零，CLK是分的进位。
3：闹铃模块是设计一个比较电路，当时间到达时，输出高电平。
4：控制模块是通过一个四选一选择器来选择相应频率和输入的信号来实现校时和正常计时的切换。
3整体设计框图：
第三部分详细设计过程
1分频器模块
1：模块说明：输入一个频率为1KHz的CLK，利用计数器分出1HZ和100HZ的信号。
2：VHDL源程序：
LIBRARY ieee; --10分频和1000分频VHDL描述
USE ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY fdiv IS
PORT (CLK: IN STD_LOGIC ; --输入时钟信号
f100Hz: BUFFER STD_LOGIC;
f1Hz: OUT STD_LOGIC);
END fdiv ;
ARCHITECTURE bhv OF fdiv IS
BEGIN
d100HZ:PROCESS(CLK)
VARIABLE cout:INTEGER:=0;
BEGIN
IF CLK'EVENT AND CLK='1' THEN
cout:=cout+1; --每来个时钟上升沿时cout开始计数IF cout<=5 THEN f100Hz<='0'; --当cout<=5时，f100Hz输出"0"
ELSIF cout<10 THEN f100Hz<='1'; --当5<=cout<=10时，f100Hz ELSE cout:=0; --输出"1"，完成100Hz频率输出END IF;
END IF;
END PROCESS;
d1HZ:PROCESS(CLK)
VARIABLE cout:INTEGER:=0;
BEGIN
IF CLK'EVENT AND CLK='1' THEN
cout:=cout+1; --每来个时钟上升沿时cout开始计数IF cout<=500 THEN f1Hz<='0'; --当cout<=5000时，f1Hz输出"0"
ELSIF cout<1000 THEN f1Hz<='1'; --当5000 END IF; END IF; END PROCESS; END bhv; 2秒计时模块 1：模块说明：通过分频获得的时钟信号，便是1s，秒的低位到达9时向高位进1，高位到达6时向上进1，并清零，重新开始。 2：VHDL源程序 library ieee; --秒计数VHDL描述 use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity second is port(s_en,clk,reset:in std_logic; sec1,sec2:out std_logic_vector(3 downto 0); carry:out std_logic); end second; architecture rt1 of second is signal sec1_t,sec2_t:std_logic_vector(3 downto 0); begin process(clk,reset) begin if s_en='1' then if reset='1' then sec1_t<="0000"; sec2_t<="0000"; elsif clk'event and clk='1'then if sec1_t="1001"then sec1_t<="0000"; if sec2_t="0101"then sec2_t<="0000"; else sec2_t<=sec2_t+1; end if; else sec1_t<=sec1_t+1; end if; if sec1_t="1001" and sec2_t="0101"then carry<='1'; else
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