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EDA课程设计整点报时电路源程序及测试平台

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源程序：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity zdbs is
port(clk,rst:in std_logic;
clk_1024:in std_logic;
spk:out std_logic;
h1,h2,s1,s2:out std_logic_vector(3 downto 0);
m1,m2:buffer std_logic_vector(3 downto 0));
end zdbs;
architecture rtl of zdbs is
signal h,s:integer range 0 to 59;
signal aleart:std_logic;
begin
process(clk)
variable temp1:std_logic_vector(3 downto 0):="0001";
variable temp2:std_logic_vector(3 downto 0):="0101";
variable temp3:std_logic_vector(3 downto 0):="0101";
variable temp4:std_logic_vector(3 downto 0):="1001";
variable temp5:std_logic_vector(3 downto 0):="0101";
variable temp6:std_logic_vector(3 downto 0):="0000";

begin
if rst='1' then
temp1:="0001";
temp2:="0101";
temp3:="0101";
temp4:="1001";
temp5:="0101";
temp6:="0000";

else

if(clk'event and clk='1')then
temp6:=temp6+1;

if(temp6=10)then
temp6:=(others=>'0');
temp5:=temp5+1;

if (temp5=6)then
temp5:=(others=>'0');
temp4:=temp4+1;
if(temp4=10)then
temp4:=(others=>'0');
temp3:=temp3+1;
if(temp3=6)then
temp3:=(others=>'0');
temp2:=temp2+1;
if(temp2=10)then
temp2:=(others=>'0');
temp1:=temp1+1;

end if;
if((temp1=2)and(temp2=4))then
temp1:=(others=>'0');
temp2:=(others=>'0');

end if;
end if;
end if;
end if;
end if;
end if;
end if;
h<=10*conv_integer(temp1)+conv_integer(temp2);
s<=10*conv_integer(temp5)+conv_integer(temp6);
h1<=temp1;
h2<=temp2;
m1<=temp3;
m2<=temp4;
s1<=temp5;
s2<=temp6;
end process;

process(m1,m2,h,s)
begin

if((m1=0)and(m2=0)and(s aleart<='1';
else
aleart<='0';
end if;
end process;

process(aleart,clk,clk_1024)
begin
if(aleart='1')then

spk<=clk and clk_1024;
else

spk<='Z';
end if;
end process;
end rtl;
测试平台

library ieee;
use ieee.std_logic_1164.all;

entity test is
end test;

architecture behaviour of test is
signal sig_clk : std_logic :='0' ;
signal sig_clk_1024 : std_logic :='1';
signal sig_rst : std_logic :='0';
signal sig_h1 : std_logic_vector(3 downto 0);
signal sig_h2 : std_logic_vector(3 downto 0);
signal sig_m1 : std_logic_vector(3 downto 0);
signal sig_m2 : std_logic_vector(3 downto 0);
signal sig_s1 : std_logic_vector(3 downto 0);
signal sig_s2 : std_logic_vector(3 downto 0);
signal sig_spk : std_logic;
constant period: time :=5 ns;

component zdbs port (
clk,clk_1024,rst : in std_logic;
m1,m2 : buffer std_logic_vector(3 downto 0);
spk : out std_logic;
h1,h2,s1,s2 : out std_logic_vector(3 downto 0)
);
end component;

begin
-- instance
u_zdbs : zdbs port map (
clk => sig_clk,
clk_1024 => sig_clk_1024,
rst => sig_rst,
h1 => sig_h1,
h2 => sig_h2,
m1 => sig_m1,
m2 => sig_m2,
spk => sig_spk,
s1 => sig_s1,
s2 => sig_s2
);

process
begin
sig_clk <='0';wait for period;
sig_clk <='1'; wait for period;
end process;

sig_rst <= '0';
sig_clk_1024 <='1','0' after 10 ns, '1' after 20 ns;

end behaviour;

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EDA秒表电路课程设计

EDA秒表电路课程设计

学号：11446129常州大学EDA 技术课程设计报告题目:秒表电路设计学生：袁李飞学院（系）：信息科学与工程专业班级：电子111指导教师：李文杰EDA课程设计任务书目录1.前言 (1)2.设计要求 (1)3.实验目的 (1)4.实验原理 (2)5.设计框图 (2)6.模块说明 (3)6.1分频器 (3)6.2十进制计数器 (4)6.3六进制计数器 (5)7.顶层文件 (7)7.1整体连接图 (7)7.2仿真波形 (7)8.硬件调试 (8)8.1硬件要求 (8)8.2引脚锁定 (8)9.实验总结 (9)9.1错误与解决方法 (9)9.2心得体会 (9)10.参考文献 (10)1.前言本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。

在掌握所学的计算机组成与结构课程理论知识时，通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析，解决计算机与控制实现的技术，达到课程设计的目标。

利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表，显示最长时间是59分59秒99，设计了复位和启停开关。

复位开关reset可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备，启停开关为en，高电平时秒表工作，低电平时秒表停止计时，在触发高电平时接着上次的计时继续计时。

数字秒表在日常生活中有广泛的用途，秒表的逻辑结构较简单，它主要由显示译码器、十进制计数器、六进制计数器和分频器组成。

四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；显示译码器：完成对显示的控制。

根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口,然后再将各模块合起来联试。

通过MAX+plusⅡ软件，对上述模块设计，仿真无误后，设计顶层文件，仿真无误后，下载到主芯片EPF10K10LC84-4中，按适配划分后的管脚定位，同相关功能块硬件电路接口连线，进行硬件实验。

EDA课程设计——多功能数字钟

EDA课程设计——多功能数字钟

哈尔滨工业大学(威海)电子学课程设计报告带有整点报时的数字钟设计与制作**: ***班级: 0802503学号: *************: **目录一、课程设计的性质、目的和任务 (3)二、课程设计基本要求 (3)三、设计课题要求 (3)四、课程设计所需要仪器 (4)五、设计步骤 (4)1、整体设计框图 (4)2、各个模块的设计与仿真 (4)2.1分频模块 (4)2.2计数器模块 (6)2.3控制模块 (10)2.4数码管分配 (13)2.5显示模块 (14)2.6报时模块 (16)六、调试中遇到的问题及解决的方法 (18)七、心得体会 (18)一、课程设计的性质、目的和任务创新精神和实践能力二者之中，实践能力是基础和根本。

这是由于创新基于实践、源于实践，实践出真知，实践检验真理。

实践活动是创新的源泉，也是人才成长的必由之路。

通过课程设计的锻炼，要求学生掌握电路的一般设计方法，具备初步的独立设计能力，提高综合运用所学的理论知识独立分析和解决问题的能力，培养学生的创新精神。

二、课程设计基本要求掌握现代大规模集成数字逻辑电路的应用设计方法，进一步掌握电子仪器的正确使用方法，以及掌握利用计算机进行电子设计自动化(EDA)的基本方法。

三、设计课题要求（1）构造一个24小时制的数字钟。

要求能显示时、分、秒。

（2）要求时、分、秒能各自独立的进行调整。

（3）能利用喇叭作整点报时。

从59分50秒时开始报时，每隔一秒报时一秒，到达00分00秒时，整点报时。

整点报时声的频率应与其它的报时声频有明显区别。

#设计提示（仅供参考）：（1）对频率输入的考虑数字钟内所需的时钟频率有：基准时钟应为周期一秒的标准信号。

报时频率可选用1KHz和2KHz左右(两种频率相差八度音，即频率相差一倍)。

另外，为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为几十赫兹。

（2）计时部分计数器设计的考虑分、秒计数器均为模60计数器。

eda课程设计5篇[修改版]

eda课程设计5篇[修改版]

第一篇：eda课程设计数字钟一、设计要求设计一个数字钟，具体要求如下：1、具有时、分、秒计数显示功能，以24小时循环计时。

2、具有清零、校时、校分功能。

3、具有整点蜂鸣器报时以及LED花样显示功能。

二、设计方案根据设计要求，数字钟的结构如图8-3所示，包括：时hour、分minute、秒second计数模块，显示控制模块sel_clock，七段译码模块deled，报时模块alert。

三、VHDL程序library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; useIEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM;--use UNISIM.VComponents.all;entityddz is port(rst,clk: in std_logic; hour_h: out std_logic_vector( 6 downto 0); hour_l: outstd_logic_vector( 6 downto 0); min_h: out std_logic_vector( 6 downto 0);min_l: out std_logic_vector( 6 downto 0);sec_h: out std_logic_vector( 6 downto 0);sec_l: out std_logic_vector( 6 downto 0)); endddz;architecture Behavioral of ddz is signalcnt: std_logic_vector(15 downto 0); signalsec_h_in: std_logic_vector( 3 downto 0); signalsec_l_in: std_logic_vector( 3 downto 0); signalmin_h_in: std_logic_vector( 3 downto 0); signalmin_l_in: std_logic_vector( 3 downto 0); signalhour_h_in: std_logic_vector(3 downto 0); signalhour_l_in: std_logic_vector(3 downto 0);signalclk_s,clk_m,clk_h: std_logic; begin process(rst,clk) begin if rst='0' then sec_h_in'0');sec_l_in'0');clk_msec_l_inifsec_h_in=5 thensec_h_inclk_melsesec_h_inclk_mend if; else sec_l_inclk_mend if; end if; end process;process(rst,clk_m) begin if rst='0' then-- min_h_in'0');min_l_in'0'); -- clk_hmin_l_inmin_h_inclk_mend if; else min_l_inend if; end if; end process;process(rst,clk_n) begin if rst='0' then-- hour_h_in'0');hour_l_in'0'); -- clk_hhour_l_inhour_h_inclk_nend if; else hour_l_inend if; end if; end process;process(sec_l_in) begin casesec_l_in iswhen "0000" =>sec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lprocess(sec_h_in) begin casesec_h_in iswhen "0000" =>sec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hprocess(min_l_in) begin casemin_l_in iswhen "0000" =>min_lmin_lmin_lwhen "0011" =>min_lmin_lmin_lmin_lmin_lmin_lmin_lmin_lprocess(min_h_in) begin casemin_h_in iswhen "0000" =>min_hmin _h min _hmin _hmin _h min _hmin _hmin _hmin _hmin _hmin _hend case; end process;process(hour_l_in) begin casehour_l_in iswhen "0000" =>hour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lprocess(hour_h_in) begin casehour_h_in iswhen "0000" =>hour_hhour_hhour_hhour_h hour _h hour _h hour _h hour _h hour _hhour_h hour _h四、VHDL仿真结果五、课程设计心得通过这次课程设计，有效得巩固了课本所学的知识，而且通过上机仿真不断发现问题并及时改正，加深了我们对该课程设计的印象。

EDA 课程设计

EDA 课程设计

第一章绪论1.1 EDA技术的简介EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。

EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。

1.1.1 EDA的软件介绍EDA工具层出不穷，目前进入我国并具有广泛影响的EDA软件有：multiSIM7（原EWB的最新版本）、PSPICE、OrCAD、PCAD、Protel、Viewlogic、Mentor、Graphics、Synopsys、LSIIogic、Cadence、MicroSim等等。

这些工具都有较强的功能，一般可用于几个方面，例如很多软件都可以进行电路设计与仿真，同进还可以进行PCB自动布局布线，可输出多种网表文件与第三方软件接口。

1.1.2 EDA技术的基本特征EDA代表了当今电子设计技术的最新发展方向。

它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分。

系统的关键电路用一片或几片专用集成电路(ASIC，ApplicationSpecificIntegratedCircnit)实现，然后采用硬件描述语言(HDlHardwareDescriptionLanguage)完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。

1.1.3 EDA的应用EDA在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。

在教学方面，几乎所有理工科（特别是电子信息）类的高校都开设了EDA课程。

主要是让学生了解EDA的基本概念和基本原理、掌握用HDL语言编写规范、掌握逻辑综合的理论和算法、使用EDA工具进行电子电路课程的实验验证并从事简单系统的设计。