Verilog出租车计费器课程设计
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-- 目录
引言 ............................................................... 1
1、设计内容 ........................................................ 1
2、设计原理 ........................................................ 1
3、 CPLD简介 ....................................................... 2
3.1 、CPLD的基本结构............................................ 2
3.2、 CPLD的特点................................................ 3
4、系统功能模块设计 ................................................ 4
4.1、计算里程和车费模块 ......................................... 4
4.3、按键扫描模块 .............................................. 17
4.4结构描述实现出租车计费器电路系统设计........................ 20
4.5、仿真电路图 ................................................ 21
5、硬件实现 ....................................................... 22
5.1、引脚锁定 .................................................. 22
5.2、编程下载 .................................................. 23
6、总结与体会 ..................................................... 23
7、参考文献 ....................................................... 23
附录：电气信息学院课程设计评分表 .................................. 24 --
-- 引言
Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。
随着出租车行业的发展，对出租车计费器的要求也越来越高，用户不仅要求计费器性能稳定计费准确，而且要求在乘坐出租车时，显示起步价、行车里程二部分，由自动计费器自动记录。安装在与汽车轮相连接的传感器在汽车行进时向自动计费器发送脉冲信号，在一定的公里数内，按起步价计费；超过这一里程后，自动计费器按里程计费；超过一定费用后，则则增加里程费用；如果停车等候，则不收费。
本文以Altera公司的DE2开发板为中心，Quartus Ⅱ软件作为开发平台，使用Verilog
HDL语言编程，设计了一个出租车计费的计费器模型。在程序描述的过程中，用了行为描述方式和结构描述方式二种描述方式对计费器进行描述。该计费器能动态扫描电路，将车费和路显示出来，各有两位小数。整个自动控制系统由三个主要电路构成：里程和车费计算、译码和动态显示。最后给出了仿真的波形，并硬件实现。
1、设计内容
（1）实现计费功能，计费标准为：按行驶里程计费，起步价为8.00元，并在车行3Km后按2.50元/Km计费，当计费器达到或超过20元时，公里加收50％的车费，车停止不计费。
（2）现场模拟功能：能模拟汽车起动、停止、暂停以及加速等状态。
（3）按计动态扫描电路，将车费和路程显示出来，各有两位小数。
2、设计原理
本文设计了一个出租车计费器的模型，其接口信号如图(一) 所示。 --
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图(一) 出租车计费器模型方框图
车的状态由传感器传回来当作控制信号，用控制信号来控制计算里程和车费模块，然后分别将里程和车费送到译码模块译码，输出的数据一起送到动态扫描模块，由片选信号控制哪部分译码模块输出的数据用数码管显示。
当车启动后，计算里程和车费模块就开始计数，起步价为7.00元，并在车行3Km后按2.5元/Km计费，当计费器达到或超过20元时，每公里回收50%的车费，车停止和暂停时不计费；然后将里程和车费送到译码模块译码和动态显示模块动态显示，最后显示在七段数码管上，动态显示的时间间隔为５秒钟。
3、 CPLD简介
复杂可编程逻辑器件CPLD与现场可编程门阵列FPGA都是在PLA、PAL、GAL等逻辑器件的基础上发展起来的。与以往的PLA、PAL、GAL等相比较，FPGA/CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGA/CPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。
3.1 、CPLD的基本结构
CPLD的集成度在千门/片以上，其基本结构是由与阵列、或阵列、输入缓冲电路、输出宏单元组成。其与阵列比PAL大得多，但并非靠简单的增大阵列的输入、输出端口达到。阵列占用芯片的面积随其输入端数的增加而急剧增加，而芯片面积的增大不仅使芯片的成本增大，还使信号在阵列中传输延迟加大而影响其运行速度。所以CPLD通常是由多个类似PAL功能块组成，具有很大的固定于芯片上的布线资源，通过位于中心的互连矩阵连接在一起。
互连阵列要将来自I/O的信号和逻辑块的输出布线到器件内任何逻辑块的输入。一般互连矩阵有两种形式：基于阵列的互连和基于多路开关的互连。基于--
-- 阵列的互连是纵横开关的实现方式，它允许任何输入到互连矩阵中的信号布线到任何逻辑块，是完全可布通的。基于多路开关的互连是对逻辑块的每个输入有一个多路转换器，输入到互连矩阵的信号被连接到每个逻辑块的大量多路开关的输入端，这些多路转换器的选择是可编程的，只允许其一个输入通过它进入逻辑块。所以布通率与多路转换器的输入宽度有关，宽度愈大，所占面积增加，性能降低。
与FPGA相比，CPLD不采用分段互连方式，因而具有较大的时间可预测性，产品可以给出引腿到引腿的最大延迟时间；此外，CPLD具有很宽的输入结构，适合于实现高级的有限状态机；具有ISP性能的CPLD，可以直接在系统内对其进行编程，因而类似于具有ISP性能的SRAM查找表类型的FPGA。
3.2、 CPLD的特点
20世纪80年代中期,Altera和Xilinx分别推出了类似于PAL结构的扩展型CPLD和与标准门阵列类似的FPGA ,它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。这两种器件兼容了PLD和通用门阵列的优点,可实现较大规模的电路,编程也很灵活,具有以下特点：
(1) 目前的 CPLD主要是基于E2 PROM或 FLASH存储器编程 ,编程次数达 1万次。其优点是在系统断电后 ,编程信息不丢失。CPLD又可分为在编程器上编程和在系统编程 (ISP) CPLD两种。 ISP器件的优点是不需要编程器 ,可先将器件装焊于印制板 ,再经过编程电缆进行编程,编程、调试和维护都很方便 。
(2) CPLD是将多个可编程阵列逻辑 (PAL)器件集成到一个芯片 ,具有类似
PAL的结构。一般情况下CPLD器件中至少包含三种结构 :可编程逻辑功能块
(FB);可编程 I/ O单元 ;可编程内部连线 。
(3) 在速度上CPLD优于 FPGA。由于 FPGA是门级编程 ,且 CLB之间是采用分布式互连 ;而 CPLD是逻辑块级编程 ,且其逻辑块互连是集总式的。因此 ,CPLD比 FPGA有较高的速度和较大的时间可预测性 ,产品可以给出引腿到引腿的最大延迟时间 。
(4) FPGA/CPLD软件包中有各种输入工具和仿真工具,以及版图设计工具和编程器等全线产品,电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真,直至最后芯片的制作。
(5) 电路设计人员使用FPGA/CPLD进行电路设计时,软件易学易用。 --
-- 4、系统功能模块设计
4.1、计算里程和车费模块
本模块主要是计算里程和车费。按行驶里程计费，起步价为8.00元，并在车行3Km后按2.5元/Km计费，当计费器达到或超过20元时，每公里回收50%的车费，车停止和暂停时不计费。在本模块中，一个脉冲代表是里程要加1米。计算里程和车费的模块的功能结构框图如图4-1所示。
图4-1
根据模块实现的功能设计Verilog HDL源代码如下：
module dynamic_segled
(
input clk,
input rst_n,
input [2:0] key_value,
input key_flag,
input key_up_flag,
output reg [19:0] luchen,
output reg [19:0] chefei,
output reg [2:0] led,
output reg buzzer
);
parameter qqq = 20'd7809;
parameter qibj = 8'd80; --
-- parameter dj = 8'd25;
parameter dj_1 = 8'd38;
reg [15:0] cnt;
reg [2:0] key;
always@(posedge key_flag or posedge key_up_flag or negedge rst_n)
begin
if(!rst_n)
begin
key =3'b1111;
end
else
begin
key = key_value;
end
end
reg stop,start;
reg[7:0] cheshu;
always@(posedge key_up_flag or negedge rst_n)
begin
if(!rst_n)
begin
start = 0;
start = 0;
led = 0;
cheshu = 5;
end
else
begin
if(key == 3'b110)
