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数电实验报告

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数字电路与逻辑设计实验报告 1 一． 实验名称数码管扫描显示控制器设计与实现 二． 实验目的 ① 掌握VHDL语言的语法规范，掌握时序电路描述方法。 ② 掌握多个数码管动态扫描现实的原理及设计方法。 三． 实验所用仪器及元器件 ① 计算机：装有Quartus软件，为VHDL语言提供操作场所。 ② 直流稳压电源：通过USB接口实现，为实验开发板提供稳定电源。 ③数字系统与逻辑设计实验开发板：使试验结果下载到开发板上，实现整个实验的最终结果。 四．实验原理与实验任务 多个数码管动态扫描显示，是将所有数码管的相同段并联在一起，通过选通信号分时控制各个数码管的公共端，循环依次点亮多个数码管，利用人眼的视觉暂留现象，只要扫描的频率大于50HZ，将看不到闪烁现象。 当闪烁显示的发光二极管闪烁频率较高时我们将观察到持续点亮的现象。同理，当多个数码管依次显示，当切换速度够快时，我们将观察到所有数码管都是同事在显示。一个数码管要稳定显示要求显示频率>50hz，那么6个数码管则需要50*6=300hz以上才能看到持续稳定点亮的现象。 四． 实验内容 ①用VHDL语言设计并实现六个数码管串行扫描电路，要求同数字电路与逻辑设计实验报告 2 时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上，仿真并下载验证其功能。 ②用VHDL语言设计并实现六个数码管滚动显示电路。 1) 循环左滚动，始终点亮6个数码管，左出右进。状态为：012345→123450→234501→345012→450123→501234→012345 2) 向左滚动，用全灭的数码管填充右边，直至全部变灭，然后再一次从右边一个一个的点亮。状态为012345→12345X→2345XX→345XXX→45XXXX→5XXXXX→XXXXXX→XXXXX0→XXXX01→XXX012→XX0123→X01234→012345,其中“X”表示数码管不显示。 五． 设计思路及过程 串行显示设计思路：数码管串行扫描显示012345六个数，利用视觉暂留使人感觉6个数稳定显示。利用状态机来实现，定义六个状态分别表示0至5六个数，时钟到来时转到下一个状态，这样就可以依次点亮6个数码管，每次显示不同的数字（状态）。 串行显示VHDL代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY lzf261 IS PORT(clk: IN STD_LOGIC; s:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0));--select LED END lzf261;

ARCHITECTURE Moore OF lzf261 IS TYPE state_type IS (s1,s2,s3,s4,s5,s6); 数字电路与逻辑设计实验报告 3 SIGNAL current_state,next_state:state_type; BEGIN P1:PROCESS(current_state) BEGIN CASE current_state IS WHEN s1=>next_state<=s2; WHEN s2=>next_state<=s3; WHEN s3=>next_state<=s4; WHEN s4=>next_state<=s5; WHEN s5=>next_state<=s6; WHEN s6=>next_state<=s1;--transform END CASE; END PROCESS;

P2:PROCESS(clk)--clock BEGIN IF(clk'EVENT AND clk='1') THEN current_state<=next_state; END IF; END PROCESS;

P3:PROCESS(current_state) --Display BEGIN CASE current_state IS WHEN s1 =>s<="1111110";cat<="011111"; WHEN s2 =>s<="0110000";cat<="101111"; WHEN s3 =>s<="1101101";cat<="110111"; WHEN s4 =>s<="1111001";cat<="111011"; WHEN s5 =>s<="0110011";cat<="111101"; WHEN s6 =>s<="1011011";cat<="111110";--output END CASE; END PROCESS; END Moore;

滚动显示设计思路：数码管滚动显示依然采用状态机语言进行设计。

定义了一个状态，使用单进程方式和选择语句将每个可能显示的状态都列出来，再加一个分频器使显示能稳定下来。 滚动显示①VHDL代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; 数字电路与逻辑设计实验报告 4 USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY lzf262 IS PORT(clk: IN STD_LOGIC; s:OUT STD_LOGIC_VECTOR(6 DOWNTO 0); cat:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)); END lzf262;

ARCHITECTURE Moore OF lzf262 IS TYPE state_type IS (s1,s2,s3,s4,s5,s6); SIGNAL state:state_type; SIGNAL x:INTEGER RANGE -1 TO 6:=-1; SIGNAL y:INTEGER RANGE 0 TO 6:=0; SIGNAL clk_out:STD_LOGIC; SIGNAL tmp:INTEGER RANGE 0 TO 599;

BEGIN p1:PROCESS(clk) BEGIN IF (clk'event AND clk='1')THEN IF tmp=599 THEN tmp<=0; ELSE tmp<=tmp+1; END IF; END IF; END PROCESS p1;

p2: PROCESS(tmp) BEGIN IF tmp=599 THEN clk_out<='1'; ELSE clk_out<='0'; END IF; END PROCESS p2; --Frequency Segmentation

p3:PROCESS(clk_out) --Display BEGIN IF(clk'EVENT AND clk='1') THEN IF(y=5) THEN y<=0; END IF; IF x=5 Then 数字电路与逻辑设计实验报告 5 y<=y+1; x<=0; ELSE x<=x+1; END IF;

IF(y=0) THEN CASE state IS WHEN s1 =>s<="1111110";cat<="011111";state<=s2;--0 WHEN s2 =>s<="0110000";cat<="101111";state<=s3; WHEN s3 =>s<="1101101";cat<="110111";state<=s4; WHEN s4 =>s<="1111001";cat<="111011";state<=s5; WHEN s5 =>s<="0110011";cat<="111101";state<=s6; WHEN s6 =>s<="1011011";cat<="111110";state<=s1; END CASE; ELSIF(y=1) THEN CASE state IS WHEN s1 =>s<="0110000";cat<="011111";state<=s2;--1 WHEN s2 =>s<="1101101";cat<="101111";state<=s3; WHEN s3 =>s<="1111001";cat<="110111";state<=s4; WHEN s4 =>s<="0110011";cat<="111011";state<=s5; WHEN s5 =>s<="1011011";cat<="111101";state<=s6; WHEN s6 =>s<="1111110";cat<="111110";state<=s1; END CASE; ELSIF(y=2) THEN CASE state IS WHEN s1 =>s<="1101101";cat<="011111";state<=s2;--2 WHEN s2 =>s<="1111001";cat<="101111";state<=s3; WHEN s3 =>s<="0110011";cat<="110111";state<=s4; WHEN s4 =>s<="1011011";cat<="111011";state<=s5; WHEN s5 =>s<="1111110";cat<="111101";state<=s6; WHEN s6 =>s<="0110000";cat<="111110";state<=s1; END CASE; ELSIF(y=3) THEN CASE state IS WHEN s1 =>s<="1111001";cat<="011111";state<=s2;--3 WHEN s2 =>s<="0110011";cat<="101111";state<=s3; WHEN s3 =>s<="1011011";cat<="110111";state<=s4; WHEN s4 =>s<="1111110";cat<="111011";state<=s5; WHEN s5 =>s<="0110000";cat<="111101";state<=s6; WHEN s6 =>s<="1101101";cat<="111110";state<=s1; END CASE; ELSIF(y=4) THEN CASE state IS

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数电实验报告半加全加器

数电实验报告半加全加器

数电实验报告半加全加器实验目的：掌握半加器和全加器的原理和应用，了解半加器和全加器的构造和工作原理。

实验器材：逻辑电路实验箱、7400四与非门、7402四与非门、7408四与门、7432四或门、7447数码显示器、开关、电源、跳线等。

实验原理：半加器和全加器是数字电路中常用的基本逻辑电路，用于对二进制进行加法运算，主要用于数字电路中的算术逻辑单元(ALU)。

1.半加器实验原理：半加器是一种能够对两个二进制位进行加法运算的电路。

半加器有两个输入端和两个输出端，输入端分别为A和B，输出端分别为S和C。

其中，A和B分别为要加的两个二进制数位，S为运算结果的个位，并且用S=A⊕B表示；C为运算结果的十位（进位），C=A·B表示。

半加器的真值表和逻辑符号表达式如下：```A，B，S，C0，0，0，00，1，1，01，0，1，01，1，0，1```2.全加器实验原理：全加器是一种能够对两个二进制位和一个进位信号进行加法运算的电路。

全加器有三个输入端和两个输出端，输入端分别为A、B和Cin，输出端分别为S和Cout。

其中，A和B分别为要加的两个二进制数位，Cin 为上一位的进位信号，S为运算结果的个位，并且用S=A ⊕ B ⊕ Cin表示；Cout为运算结果的十位（进位），Cout=(A·B) + (A·Cin) + (B·Cin)表示。

全加器的真值表和逻辑符号表达式如下：```A ，B ， Cin ， S ， Cout0，0，0，0，00，0，1，1，00，1，0，1，00，1，1，0，11，0，0，1，01，0，1，0，11，1，0，0，11，1，1，1，1```实验步骤：1.首先，按照实验原理连接逻辑门实验箱中的电路。

将7400四与非门的1、2号引脚分别连接到开关1、2上，将开关3连接到7400的3号引脚，将开关4连接到7400的5号引脚，将7400的6号引脚连接到LED1上，表示半加器的进位输出。

数电_实验报告

数电_实验报告

一、实验目的1. 理解数字电路的基本组成和工作原理；2. 掌握常用数字电路元器件的识别和测试方法；3. 培养数字电路设计和分析能力；4. 熟悉数字电路实验仪器的使用方法。

二、实验内容1. 逻辑门电路实验：包括与门、或门、非门、异或门等；2. 组合逻辑电路实验：包括编码器、译码器、数据选择器等；3. 时序逻辑电路实验：包括触发器、计数器、寄存器等；4. 数字电路仿真实验：使用Multisim软件进行数字电路仿真。

三、实验原理1. 逻辑门电路：逻辑门电路是数字电路的基本单元，根据输入信号的逻辑关系，输出相应的逻辑信号。

常见的逻辑门电路有与门、或门、非门、异或门等。

2. 组合逻辑电路：组合逻辑电路由逻辑门电路组成，其输出仅与当前输入信号有关，与电路历史状态无关。

常见的组合逻辑电路有编码器、译码器、数据选择器等。

3. 时序逻辑电路：时序逻辑电路由触发器组成，其输出不仅与当前输入信号有关，还与电路历史状态有关。

常见的时序逻辑电路有触发器、计数器、寄存器等。

四、实验步骤1. 逻辑门电路实验：（1）搭建与门、或门、非门、异或门等逻辑门电路；（2）观察输入信号与输出信号之间的关系，验证逻辑门电路的功能；（3）测试逻辑门电路的延迟时间。

2. 组合逻辑电路实验：（1）搭建编码器、译码器、数据选择器等组合逻辑电路；（2）观察输入信号与输出信号之间的关系，验证组合逻辑电路的功能；（3）测试组合逻辑电路的延迟时间。

3. 时序逻辑电路实验：（1）搭建触发器、计数器、寄存器等时序逻辑电路；（2）观察输入信号、时钟信号与输出信号之间的关系，验证时序逻辑电路的功能；（3）测试时序逻辑电路的延迟时间。

4. 数字电路仿真实验：（1）使用Multisim软件搭建数字电路；（2）设置输入信号和时钟信号，观察输出信号的变化；（3）分析仿真结果，验证数字电路的功能。

五、实验结果与分析1. 逻辑门电路实验：实验结果表明，与门、或门、非门、异或门等逻辑门电路能够实现预期的逻辑功能。

数电实验报告1

数电实验报告1

实验一门电路逻辑功能及测试一、实验目的1、熟悉门电路逻辑功能。

2、熟悉数字电路学习机及示波器使用方法。

二、实验仪器及材料1、双踪示波器2、器件74LS00 二输入端四与非门2片74LS20 四输入端双与非门1片74LS86 二输入端四异或门1片74LS04 六反相器1片三、预习要求1、复习门电路工作原理相应逻辑表达示。

2、熟悉所有集成电路的引线位置及各引线用途。

3、了解双踪示波器使用方法。

四、实验内容实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。

线接好后经实验指导教师检查无误方可通电。

试验中改动接线须先断开电源，接好线后在通电实验。

1、测试门电路逻辑功能。

（1）选用双输入与非门74LS20一只，插入面包板，按图连接电路，输入端接S1~S4(电平开关输入插口)，输出端接电平显示发光二极管（D1~D8任意一个）。

（2）将电平开关按表1.1置位，分别测出电压及逻辑状态。

（表1.1）2、异或门逻辑功能测试（1）选二输入四异或门电路74LS86，按图接线，输入端1﹑2﹑4﹑5接电平开关，输出端A﹑B﹑Y接电平显示发光二极管。

（2）将电平开关按表1.2置位，将结果填入表中。

表 1.23、逻辑电路的逻辑关系（1）选用四二输入与非门74LS00一只，插入面包板，实验电路自拟。

将输入输出逻辑关系分别填入表1.3﹑表1.4。

（2）写出上面两个电路的逻辑表达式。

表1.3 Y=A ⊕B表1.4 Y=A ⊕B Z=AB 4、逻辑门传输延迟时间的测量用六反相器（非门）按图1.5接线，输80KHz 连续脉冲，用双踪示波器测输入，输出相位差，计算每个门的平均传输延迟时间的tpd 值 ： tpd=0.2μs/6=1/30μs 5、利用与非门控制输出。

选用四二输入与非门74LS00一只，插入面包板，输入接任一电平开关，用示波器观察S 对输出脉冲的控制作用:一端接高有效的脉冲信号，另一端接控制信号。

电子技术实验报告(数电部分)

电子技术实验报告(数电部分)

电气与电子信息工程学院实验报告课程名称：电子技术实验（数电部分）专业名称：班级：学号：姓名：湖北理工学院电气与电子信息工程学院实验报告规范实验报告是检验学生对实验的掌握程度，以及评价学生实验课成绩的重要依据，同时也是实验教学的重要文件，撰写实验报告必须在科学实验的基础上进行。

真实的记载实验过程，有利于不断积累研究资料、总结研究实验结果，可以提高学生的观察能力、实践能力、创新能力以及分析问题和解决问题的综合能力，培养学生理论联系实际的学风和实事求是的科学态度。

为加强实验教学中学生实验报告的管理，特指定湖北理工学院电气与电子信息工程学院实验报告规范。

一、每门实验课程中的每一个实验项目均须提交一份实验报告。

二、实验报告内容一般应包含以下几项内容：1、实验项目名称：用最简练的语言反映实验内容，要求与实验课程安排表中一致；2、实验目的和要求：明确实验的内容和具体任务；3、实验内容和原理：简要说明本实验项目所涉及原理、公式及其应用条件；4、操作方法与实验步骤：写出实验操作的总体思路、操作规范和操作主要注意事项，准确无误地记录原始数据；5、实验结果与分析：明确地写出最后结果，并对实验得出的结果进行具体、定量的结果分析，说明其可靠性；6、问题与建议（或实验小结）：提出需要解决问题，提出改进办法与建议，避免抽象地罗列、笼统地讨论。

（或对本次实验项目进行总结阐述。

）三、实验报告总体上要求字迹工整，文字简练，数据齐全，图标规范，计算正确，分析充分、具体、定量。

四、指导教师及时批改实验报告，并将批改后的报告返还学生学习改进。

五、实验室每学期收回学生的实验报告，并按照学校规章保存相应时间。

实验报告实验项目名称：逻辑门电路逻辑功能的测试同组人：实验时间：实验地点：指导教师：一、实验目的1、熟悉数字逻辑实验箱的结构、基本功能和使用方法。

2、掌握常用非门、与非门、或非门、异或门的逻辑功能及其测试方法。

二、实验主要仪器与设备三、实验预习要求做实验前必须认真复习数字逻辑实验箱、数字万用表、芯片CC4011、CC4030、CC4000的有关内容。