EDA第2章PLD硬件特性与编程技术56712560

2.5.5.2 简单双端方式存储器
简单双端存储器可以同时对不同地址单元进行
读写操作，，对同一地址同时进行读写操作， 结果可能是未知数据或前一次写入的数据。 若不考虑同时读写同一地址单元的结果，可通 过与QUATUS II同类的Megawizard插件管理器将 该情况下的输出结果设定为“Don’t Care”或 “Old Data”。
专门向用户提供的EEPROM型非易失性信息存 储器 UFM经逻辑互联与逻辑阵列连接在一起，而且 可与逻辑单元接口，其接口的总线宽度最多到 16位512字节 UFM分为UFM0和UFM1两个扇区使用、共 8192位的存储空间 实现编程、数据擦除、自动增量寻址、可编程 接口、内部时钟等功能2.4.4 输入输出口
2.5.4高速差分接口
FPGA的高速差分接口支持LVDS、BLVDS、RSDS、
PPDS等多种高速I/O标准，利用高速串行接口（ HSSI）的输入参考时钟和差分端口，发送或接 收数据。 LVDS I/O标准的最大差输出电压可达600mV，根 据不同的频率范围，输入电压范围可低至 1.0V_1.6V，0.5V_1.85V或0V_1.8V。
CPLD提供了丰富的器件资源和功能，特别是输
入输出口的端口数目、访问与控制方式 CPLD的IO口支持LVTTL、LVCMOS标准 可以在1.5V、1.8V、2.5V和3.3V等多电压内核 下工作 利用集成开发软件进行可编程控制端口的驱动 强度、转换速率、输入延时，可配臵弱上拉电 阻、三态缓冲、开路集输出、施密特触发器输 入
时钟选择和时钟控制块
锁相环逻辑PLL由时钟输入、时钟切换逻辑、分
频计数器、锁定控制电路、相位比较器、滤波 器、压控振荡器、多路开关、范围检测电路、 延时补偿等组成。 PLL分为两种：通用PLL和多用途PLL，通用PLL 主要用于FPGA的外设或接口时钟，多用途PLL用 于收发器时钟。

2.2 简单PLD原理
•2.2.2 PROM
•图2-12 用PROM完成半加器逻辑阵
列
第2章PLD硬件特性与编程技术 39681163
2.2 简单PLD原理
•2.2.3 PLA
•图2-13 PLA逻辑阵列示意图 第2章PLD硬件特性与编程技术 39681163
2.2 简单PLD原理
•2.2.3 PLA
•1．熔丝(Fuse)型器件。 •2．反熔丝(Anti-fuse)型器件 。 •3．EPROM型。称为紫外线擦除电可编程逻辑器件 。 •4．EEPROM型 。
•5．SRAM型 。
•6．Flash型 。
•CPLD
•FPGA
第2章PLD硬件特性与编程技术 39681163
2.2 简单PLD原理
•2.2.1 电路符号表示
•图2-41 L第U2T章链PLD和硬39件6寄8特11存性63与器编程链技的术 使用
2.4 FPGA的结构与工作原理
•2.4.2 Cyclone系列器件的结构与原理
•图2-42 LVDS连接
第2章PLD硬件特性与编程技术 39681163
2.5 硬件测试技术
•2.5.1 内部逻辑测试 •2.5.2 JTAG边界扫描测试
•测试模式选择(Test Mode Select)
•测试时钟输入(Test Clock Input)
•测试复位输入(Test Reset Input)
•测试指令和编程数据的串行输入引脚。数据在TCK的 上升沿移入。
•测试指令和编程数据的串行输出引脚，数据在TCK的 下降沿移出。如果数据没有被移出时，该引脚处于高 阻态。
•2.4.2 Cyclone系列器件的结构与原理
•图2-34 Cyclone LE结构图 第2章PLD硬件特性与编程技术 39681163

2.4.2 Cyclone系列器件的结构与原理
K 康芯科技 X
图2-26 Cyclone LE结构图
2.4.2 Cyclone系列器件的结构与原理
K 康芯科技 X
addnsub
data1 data2 data3
cin data4
sload sclear
寄存器链 输入
44--iinnppuutt LLUUTT
时钟输入到BST电路，一些操作发生在上升沿，而另 一些发生在下降沿。
低电平有效，异步复位边界扫描电路(在IEEE规范中， 该引脚可选)。
2.6 FPGA/CPLD产品概述
K 康芯科技 X
2.6.1 Lattice公司CPLD器件系列
2.6.2 Xilinx公司的FPGA和CPLD器件系列 1. Virtex-4系列FPGA 2. SpartanⅡ& Spartan-3 & Spartan 3E器件系 3. XC9500 & XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM
clock ena aclr
aload RReegg
图2-27 Cyclone LE普通模式
行、列 直连线布线
行、列 直连线布线
行、列 直连线布线
LUT链
寄存器链
2.4.2 Cyclone系列器件的结构与原理
LAB 进位输入 进位输入0 进位输入1
addnsub Data1 Data2
Data3
进位输入 逻辑
W0 An1 A1 A0 W1 An1 A1 A0
... W2n 1 An1 A1 A0
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2.2 低密度PLD可编程原理
2.2.2 PROM

F0 F1 Fm1
CPLD: Complex Programmable Logic Device. 复杂可编程逻辑器件
GAL: Generic Array Logic.
通用阵列逻辑
PAL: Programmable Array Logic. 可编程阵列逻辑 PLA: Programmable Logic Array. 可编程逻辑阵列
乘积项P1 乘积项P2
PLD的分类
PLD
LDPLD( SPLD)
HDPLD
2.2.2PROM 2.2.3FPLA 2.2.4PAL 2.2.5GAL
2.3CPLD 2.4FPGA
2.2 低密度PLD可编程原理
2.2.2 PROM:可编程只读存储器
A0 A1
W0
地址
W1
存储单元
F0 F1
… … …
▪ 非易失性器件和易失性器件
➢ 一般将采用前5类编程工艺的器件称为非易 失性器件，这类器件在编程后，配置数据 将一直保持在器件内，掉电后数据也不会 丢失，直至将它擦除或重写。
➢ 采用第6类编程工艺的器件称为易失性器件， 这类器件在编程后，每次掉电后数据会丢 失，在每次上电时需要重新配置数据。
2.1 PLD的分类
对PLD来说，使用原变量或反变量来写逻辑方程，使用的内部资源没有任何差别
图2-4 PLD的互补缓冲器 图2-5 PLD的互补输入 图2-6 PLD中与阵列表示
图2-7 PLD中或阵列的表示
图2-8 阵列线连接表示
2.2 PLD的基本结构
1. PLD缓冲电路的表示
PLD的输入缓冲器和输出缓冲器都采用互补的结构
水岭！
简单 PLD
复杂 PLD