电子系EDA技术QuartusⅡ实验讲义

EDA技术指导书

惠为君

盐城工学院信息学院

实验是使用Altera公司的QuartusⅡ工具软件，完成对设计电路的Verilog HDL源程序的编辑、编译、仿真、引脚锁定和编程下载等操作，下载目标芯片选择Altera公司的MAX7000S系列的EPM7128SLC84-15器件，并用杭州康芯电子有限公司研制生产的GW48EDA开发实验平台，实现对设计结果的硬件验证。

预备知识

QuartusⅡ设计指南

1、创建一个工程

使用QuartusⅡ软件的第1步是创建一个新的工程，用户可以通过创建工程向导来完成这一工作。

打开File菜单，选择New Project Wizard启动创建工程向导，如图a所示。

图a 选择New Project Wizard启动创建工程向导

图b New Project Wizard...向导图

在创建工程向导的第一步输入工程的工作目录、工程的名称以及工程所包含的顶层模块的名称，如

图c所示。

第2步选择工程所包含的文件，也可以不选，直接单击Next进入第3步，如图d所示。

图d创建工程向导(二)

选择目标器件，用户可以通过设置各种限定条件减少下面列出的器件数目，在选中目标器件之后单击Next进入下一步，如图e所示。

图e 创建工程向导(三)

QuartusⅡ软件包含有第三方EDA软件的接口，可以在设计的不同阶段调用不同的EDA工具完成所需的操作；如果不做选择，则表示设计的所有流程均由QuartusⅡ软件完成，如图f所示。

图f创建工程向导(四)

最后一步是检查工程的各项参数，单击Finish完成工程的创建过程，如图g所示。

图g 创建工程向导(五)

2、文本设计输入

打开文本编辑器

我们首先在创建好一个设计工程以后，通过选择“File”|“New”命令，在弹出的新建设计文件选择窗口中，选择“Device Design Files”标签页下的Verilog HDL File然后单击“OK”按钮，将会打开一个文本编辑器窗口

【实验1】简单组合电路的设计(三选一电路)

(1)实验目的；熟悉QuartusII的Verilog HDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。

(2)实验内容1：首先参照预备知识和第11章给出的步骤，利用QuartusII完成2选1多路选择器的文本编辑输入(mux21a.v)和仿真测试等步骤，给出(mux21a.v)的仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能。

【实验1程序1】

module mux21a (a, b, s, y);

input a,b,s;

output y;

reg y;

always @(a or b or s)

begin

if (s==1'b0)

begin

y<=a;

end

else

begin

y<=b;

end

end

endmodule

(3)实验内容2：完成多路选择器，把mux21a看成是一个元件，利用元件例化模块语句描述，并将此文件放在同一目录E:\muxfile中．以下是参考程序：

【实验1程序2】

module MUXK (a1, a2, a3, s0, s1, outy);

input a1, a2, a3, s0, s1;

output outy;

wire outy;

wire tmp;

mux21a u1 (.a(a2),.b(a3),.s(s0),.y(tmp));

mux21a u2 (.a (a1),.b (tmp),.s (s1),.y (outy));

endmodule

参照第11章的步骤对上例分别进行编译、综合、仿真．并对其仿真波形图1作出分析说明。

图1 仿真波形

(4)实验内容3：引脚锁定以及硬件下载测试。若目标器件是EPM7128SLC84-15，选实验电路模式5，用键1(PIO0，引脚号为4)控制s0：用键2(PIO1，引脚号为5)控制s1：a3、a2和a1分别接clock5(引脚号为75)、clock0(引脚号为2)和clock2(引脚号为70)；输出信号outy仍接扬声器Spker(引脚号为81)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。引脚锁定窗如图2所示。最后进行编译、下载和硬件测试实验。

(5)实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。

实验1引脚锁定图

【实验2】触发器设计

1．实验目的

通过实验让读者掌握时序逻辑电路中的基本部件——触发器的Verilog HDL文本输入设计法，通过对设计电路的仿真和硬件验证，让读者进一步了解触发器的功能和特性。

2．实验内容

(1)编辑下降沿触发的JK触发器源程序

首先参照预备知识和第11章给出的步骤，利用QuartusII完成下降沿触发的JK触发器的Verilog HDL 源程序和仿真测试等步骤。给出(j kff_v.v)的仿真波形。最后在实验系统上进行硬件测试，实际验证本项设计的功能，下降沿触发的JK触发器的VerilogHDL源程序jkff_v如下：

module jkff_v(j,k,prd,clr, clk,q,qn);

input j,k,prd,clr, clk;

output q,qn;

reg q,qn;

always @(negedge clr or negedge prd or posedge clk)

begin

if (~clr) begin q = 0;qn = ~q; end

else if (~prd) begin q = 1;qn = ~q; end

else case({j,k })

2'b00: begin q = q;qn = ~q; end

2'b01: begin q = 0;qn = ~q; end

2'b10: begin q = 1;qn = ~q; end

2'b11: begin q = qn;qn = ~q; end

endcase

end

endmodule

参照第11章的步骤对上例分别进行编译、综合、仿真．并对其仿真波形图2作出分析说明。下降沿触发的JK触发器的仿真波形如图2所示。