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verilog数字钟设计(FPGA)

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、课程设计目标1.熟悉并掌握verilog硬件描述语言2.熟悉quartus软件开发环境3.学会设计大中规模的数字电路，并领会其中的设计思想、课程设计实现的功能(1) 设计一个数码管实时显示时、分、秒的数字时钟( 24小时显示模式)；(2) 可以调节小时，分钟。

(3) 能够进行24小时和12小时的显示切换。

(4 )可以设置任意时刻闹钟，并且有开关闹钟功能。

(5) 有整点报时功能，几点钟LED灯闪亮几下。

(6) 有复位按键，复位后时间从零开始计时，但闹钟设置时间不变。

三、设计原理:1、总原理框图:附全部代码： 总模块：module clock(clk,reset,MODE,Alarm_ctr,BT2,H12_24,DSH,DSL,DMH,DML,DHH,DHL,dian,bao_signa l,nao_signal);input clk;//50MHzinput reset,MODE,Alarm_ctr,BT2,H12_24;// 复位键，模式选择按钮，闹钟开关档，调节按钮 ，12—24 小时切换档output [7:0]DMH,DML,DHH,DHL; //4 个数码管显示输入信号output dian,bao_signal,nao_signal; // 时分间隔点，报时信号 ,闹钟信号output [3:0]DSH,DSL;// 秒钟输出信号wire [3:0] SH,SL,MH,ML,HH,HL; wire [3:0] LED_mode;wire [3:0] HH12,HL12,HH24,HL24,MH24,ML24,SH24,SL24; wire [3:0] set_HH,set_HL,set_MH,set_ML; wire _1HZ,_10ms,_250ms,_500ms; wire Keydone1; wire Keydone2;wire co1,co11,co111,co2,co22,co222,set_co2; wire [3:0]mode_flag; assign dian=1'b0;devide_f u1(_1HZ,_10ms,_250ms,_500ms,reset,clk); key_press u2(_10ms,MODE,Keydone1); key_press u20(_10ms,BT2,Keydone2); mode u3(Keydone1,mode_flag);second u4(_1HZ,reset,mode_flag,Keydone2,SH24,SL24,co1); //秒计时 minute u5(co11,reset,MH24,ML24,co2); // 分计时 hour u6(co22,reset,HH24,HL24); SEG7_LUT u7(DML,ML); SEG7_LUT u8(DMH,MH); SEG7_LUT u9(DHL,HL); SEG7_LUT u10(DHH,HH); display_LED u11(DSL,SL); display_LED u12(DSH,SH);mode_choose u13(mode_flag,Keydone2,_250ms,co1,co2,set_co2,co11,co22,co111,co222);// 选择模式进行不同操作hour12_24 u14(HH24,HL24,HH12,HL12); //12--24 小时切换boshi u15(HH,HL,MH,ML,SH,SL,_1HZ,bao_signal); // 整点报时 set_naozhongu16(co111,co222,set_HH,set_HL,set_MH,set_ML,set_co2); // 设置闹钟时间 Naozhong u17(Alarm_ctr,_500ms,set_HH,set_HL,set_MH,set_ML,HH24,HL24,MH24,ML24,nao_signal); //任意闹钟响应 LUT_modeu18(mode_flag,H12_24,HH12,HL12,HH24,HL24,MH24,ML24,set_HH,set_HL,set_MH,set_ML, MH,ML,HH,HL);// 通过模式选择数码管显示// 分频，得到 4 种不同频率的时钟信号 //模式档按钮去抖动 // 调节按钮去除抖动 //通过模式按钮产生不同模式 // 小时计时 //4 个数码管显示//LED 灯显示秒或模式灯LED_mode u19(mode_flag,SH24,SL24,SH,SL); 模式选择LED 灯显示Endmodule分频模块：分频模块的作用主要是要获得各种频率的时钟信号。

输入信号为50MHZ 的信号，要想获得1HZ 的信号作为秒脉冲计时，则要对50MHZ 信号分频。

通过计数的方式，当计数从0开始到24 999999时，1HZ 信号取反一次，计数又从0开始，如此循环，就可以得到1HZ 脉冲信号。

对于其他信号也是如此，只是计数值不一样，得到的分频信号不同。

module devide_f(_1HZ,_10ms,_250ms,_500ms,nCR,_50MHZ);input _50MHZ,nCR;output _1HZ,_10ms,_250ms,_500ms;reg _1HZ,_10ms,_250ms,_500ms;reg[31:0]Q1,Q2,Q3,Q4;always@(posedge _50MHZ or negedge nCR)beginif(~nCR)beginQ1<=32'd0;Q2<=32'd0;Q3<=32'd0;Q4<=32'd0;endelse if(Q1>=32'd2*******)beginQ1<=32'd0;_1HZ=~_1HZ;endelse if(Q2>=32'd249999)beginQ2<=32'd0;_10ms=~_10ms;endelse if(Q4>=32'd6299999)beginQ4<=32'd0;_250ms=~_250ms;endelse if(Q3>=32'd1*******)beginQ3<=32'd0;_500ms=~_500ms; end else begin Q1<=Q1+1'd1; Q2<=Q2+1'd1; Q3<=Q3+1'd1;Q4<=Q4+1'd1; end endendmodule计时模块：秒计数：在1HZ 脉冲下进行秒计时，当计时达到59 秒后，在下一个脉冲来临变0 ，并发出一个脉冲信号，可供下面分钟计数作为输入脉冲信号计时。

分钟计数：在输入脉冲下，分钟开始计时，当计时达到59 后，在下一个脉冲来临变0 ，并发出一个脉冲，供小时计数的输入脉冲新号。

小时计数：脉冲信号来临时，计数加1，达到23 后在下一个脉冲的作用下清零，从新计时。

如果有复位信号，则时分秒全部清零。

module second(cp,reset,mode_flag,BT2,SH,SL,co);input cp,reset,BT2; input[3:0]mode_flag;output co=1'b0;reg co;output [3:0]SL,SH; reg[3:0]SH,SL;reg[7:0]cnt; always@(posedge cp or negedge reset ) beginif(!reset)beginSL=4'b0;SH=4'b0;cnt<=8'b0;endelse if((mode_flag==4'b0010)&&(!BT2))begin SL=4'b0;SH=4'b0; cnt<=8'b0;end else begin if(cnt==8'd59) begincnt<=8'd0;SH<=4'd0;SL<=4'd0;co<=1'b1;endelsebeginco=1'b0;cnt=cnt+8'd1;SL<=cnt%10;SH<=cnt/10;endendendendmodulemodule minute (cp,reset,MH,ML,co); input cp ,reset;output co=1'b0;output [3:0]ML,MH; reg[3:0]MH,ML; reg[7:0]cnt; reg co;always@(posedge cp or negedge reset) begin if(!reset) beginML=4'b0;MH=4'b0;cnt<=8'b0;endelsebeginif(cnt==8'd59)begincnt<=8'd0;MH<=4'd0;ML<=4'd0;co<=1'b1;endelsebeginco=1'b0;cnt=cnt+8'd1;ML<=cnt%10;MH<=cnt/10;endendend endmodulemodule hour (cp,reset,HH,HL);input cp,reset;output [3:0]HL,HH;reg[3:0]HH,HL;reg[7:0]cnt;always@(posedge cp or negedge reset) beginif(!reset)beginHL=4'b0;HH=4'b0;cnt<=8'b0;endelsebeginif(cnt==8'd23)begincnt<=8'd0;HH<=4'd0;HL<=4'd0;endelsebegincnt=cnt+8'd1;HL<=cnt%10;HH<=cnt/10;endendendEndmodule模式选择模块：同过一个模式档按键MODE ，按一下产生对应一种模式mode_flag ，并且可以循环。

在不同的模式下可以进行不同的操作。

其中mode_flag=4'0000 为正常显示计时，mode_flag=4'0001 为小时调钟模式，mode_flag=4'00010 为分钟调钟模，mode_flag=4'0011 为闹钟小时设置模式，mode_flag=4'0100 为闹钟分钟设置模式。

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verilog数字钟课程设计

verilog数字钟课程设计

课程设计报告课程设计题目：数字钟系统学号：201420130228学生姓名: 刘进辉专业:通信工程班级：1421301指导教师：钟凯老师2017年1 月1 日目录一．摘要 (3)二．概念及原理 (4)三．实验过程及分析 (5)四．实验心得 (7)五．参考文献 (7)六．实验代码 (8)七．评分表 (14)摘要在社会快速发展的今天，时钟在人们的生活中显得越发重要，因此设计数字钟就变得尤为重要。

本文介绍一种利用verilog语言产生多功能数字钟的设计方案，不仅让大家对数字钟更为了解，而且可以为人们的生活带来便利。

数字钟它具有时、分、秒的正常显示功能及调节时和分的特殊功能，此外，以24小时循环计数，具有整点报时功能，并且由按键输入进行对数字钟的校时、清零功能。

本文设计的数字钟方案由控制模块、计时模块、以及报时模块三大模块组成，满足所有的功能要求，并且代码是经modelsim软件编译和仿真所设计。

二．概念及原理数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路。

如图所示为数字钟的一般构成框图。

主要包括时间基准电路、计数器电路、控制电路。

其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。

数字钟应该具有的功能有：显示时—分—秒、整点报时、小时和分钟可调等基本功能。

整个钟表的工作应该是在1Hz信号的作用下进行，这样每来一个时钟信号，秒增加1秒，当秒从59秒跳转到00秒时，分钟增加1分，同时当分钟从59分跳转到00分时，小时增加1小时，小时的范围为0~23。

在实验中为了显示的方便，由于分钟和秒钟显示的范围都是从0~59，小时他的范围是从0~23，所以可以均用一个4位的二进制码显示十位和个位。

对于整点报时功能，本实验设计的是当进行正点发出一个高音信号和59分50、5254、56、58秒发出一个高音信号。

调整时间的按键用按键模块的S1和S2，S1调节小时，每按下一次，小时增加一个小时；S2调整分钟，每按下一次，分钟增加一分钟。

fpga数字时钟课程设计

fpga数字时钟课程设计

fpga数字时钟课程设计FPGA数字时钟课程设计随着科技的不断发展，数字时钟已经成为现代人生活中必不可少的物品。

数字时钟的准确性和便捷性吸引了越来越多的人使用。

而现在，我们可以通过FPGA数字时钟课程设计来实现一个高精度的数字时钟。

FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，可以通过编程实现各种不同的功能。

数字时钟的实现也可以通过FPGA来完成。

在FPGA数字时钟课程设计中，我们需要先确定时钟的基础部分。

时钟的基础部分由时钟信号产生器、时钟分频器、时钟计数器和时钟显示器组成。

时钟信号产生器需要产生一个稳定的时钟信号，以供后续的计数器和分频器使用。

我们可以通过FPGA中的时钟模块来产生一个稳定的时钟信号。

接下来，时钟分频器需要将时钟信号分频，使得计数器可以进行精确的计数。

分频器的分频系数可以通过FPGA中的数码开关进行设置。

然后，时钟计数器需要根据分频器的设定进行精确的计数。

计数器的计数值可以通过FPGA中的计数器模块进行设置。

时钟显示器需要将计数器的计数值进行显示。

我们可以通过FPGA 中的数码管模块来实现时钟的显示功能。

除了基础部分，我们还可以通过添加更多的功能来完善数字时钟。

例如，我们可以添加闹钟功能、日期显示功能等，以增加数字时钟的实用性。

在FPGA数字时钟课程设计中，我们可以使用VHDL（VHSIC Hardware Description Language）语言进行编程。

VHDL是一种硬件描述语言，可以用于FPGA和ASIC的设计。

通过编写VHDL 程序，我们可以实现数字时钟的各种功能。

FPGA数字时钟课程设计是一个非常有趣和实用的课程项目。

通过这个项目，我们可以深入了解数字时钟的工作原理，熟悉FPGA的编程方法，同时也可以锻炼自己的编程能力。

Verilog数字钟数电实验报告

Verilog数字钟数电实验报告

专业：电子信息工程班级：电信1305班日期：2015.5.5 第3次实验姓名：康健组别： 6 指导教师：成绩：实验课题：EDA多功能数字钟1、已知条件Quartus II软件、FPGA实验开发装置。

2、主要技术指标以数字形式显示时、分、秒的时间；小时计数器为同步24进制；要求手动校时、校分。

3、实验用仪器PC、FPGA开发板、示波器、稳压电源等4、电路工作原理所谓的时钟，其实本质上就是计数器。

以开发板上的晶振时钟作为时间基准。

然后通过分频模块（计数器）进行分频，得到1Hz的脉冲信号作为秒的信号脉冲，然后用模60的计数器构成秒的计数单元。

每记60下就自动清零且产生进位信号。

将这个进位信号作为分的计数器的使能信号，其中，分计数器也是模为60的计数器。

这里的计数器都是由模10和模6 组成的BCD码的计数器。

个位和十位分别是一个四位的数字。

同理，每记满60，分计数器就会产生一个进位信号，这个进位信号作为小时的使能信号。

小时的计数器就是模24的BCD计数器。

注意，这里的整个电路都是用1HZ的频率作为时间脉冲的，也就是说，这个电路是同步时序的电路。

通过使能，来控制各个部分的时序逻辑。

将小时和分的使能信号在总是为有效电平和下一级进位信号做选择，就是时钟调时状态和正常计时状态的切换。

当在调时状态的时候，时钟每完成一个周期，无论是分钟还是小时，就向前加1,。

最后，将分钟和小时通过译码器连接到数码管。

将秒直接连接到LED灯，完成整个工程的基本功能（扩展功能见选作的实验报告）。

5、电路设计与调试1、模10计数器的设计2、模6计数器的设计3、模60计数器设计（分、秒计数）4、模24计数器设计（小时计数）5、译码器设计6、分频器设计7、时钟整体结构设计6、电路的仿真：1、小时进位的验证：2、分钟进位的验证：3、秒进位的验证：4、testbench的源代码：7、主要技术指标的测量：板子上电以后，将程序下载到板子里面，按复位（rst），时钟开始从零点正常计时。

verilog数字钟

verilog数字钟

I / 28 理工大学课程设计 ——基于Verilog HDL的简易电子钟设计

摘 要 Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对简易电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文着眼于使用EDA开发工具实现简易电子钟的设计。随着微电子技术，计算机技术的不断发展和完善，EDA技术已日趋成熟逐渐成为现代电子技术的核II / 28

心。EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言Verilog HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极提高了电路设计的效率和可操作性，减轻了设计者的劳动强度。EDA技术广泛应用于机械、电子、通信、航空航天、化工、矿产、生物、医学、军事等各个领域。对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对电子钟进行设计。

关键词：电子钟；现代电子技术；EDA技术；专用集成电路； Abstract Is widely used Verilog hardware description language, can be used in hardware design process modeling, synthesis and simulation phases. With the constant expansion of the hardware design, hardware description language to describe the application of the CPLD architecture, a design of ASICs and other ICs mainstream. Through the application of Verilog HDL design of simple electronic clock, to the understanding of Verilog HDL, while a brief understanding of the CPLD device. This article focuses on the use of EDA tools to achieve the design of simple electronic clock. As microelectronic technology, computer technology continues to evolve and improve, EDA technology has matured gradually become the heart of modern electronic technology. EDA technology is to the computer as a tool designer in EDA software platform, with complete hardware description language Verilog HDL design files, and automatically by a computer to complete the logic compiler, simplification, segmentation, integration, optimization, placement, routing and simulation, up adapter chip for the specific target compilation, mapping and programming logic to download and so on. EDA technologies, circuit design greatly improves the efficiency and operability, reducing the labor intensity of the designer. EDA technology is widely used in machinery, electronics, communications, aerospace, chemical, mineral, biological, medical, military and other fields. On Altera's Flex 10K series EPF10K 10 brief, Altera Corporation Software Max + plus Ⅱ Brief introduction and application of Verilog HDL design of the electronic III / 28