基于CPLD的线阵CCD驱动时序的设计与实现
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收稿日期:2007-10 作者简介:林德辉(1973—),男,硕士,研究方向为嵌入式系统和CP LD 设计。
图1 TC D1208AP
电路图
图2 TCD1208AP 的驱动时序图
基于CP LD 的线阵CC D 驱动时序的设计与实现
林德辉,道克刚,钟绍俊
(中国计量学院机电工程分院,浙江杭州310018)
摘要:介绍一种基于CP LD 芯片EP M7128S LC84-15的线阵CC D -TC D1208AP 的驱动设计方法,详细阐述了逻辑设计原理,给出了时序仿真图形,并给出实际波形。
实践证明,该设计方法具有一定的使用价值。
关键词:线阵CCD;CP LD;驱动时序设计
中图分类号:T M930 文献标识码:B 文章编号:1006-2394(2008)04-0022-02
D esi gn and I m ple m en t a ti on of L i n ear CCD D r i ver Ba sed on CPLD
L IN De 2hui,DAO Ke 2gang,ZHONG Shao 2jun
(Dep t .of Mechatr onics Engineering,China I nstitute of Metr ol ogy,Hangzhou 310018,China )
Abstract:A driving design method of linear CCD T CD1208AP based on the CP LD chi p of EP M7128S LC84-15is described in this paper .The p rinci p le of l ogic design is given in detail .The diagra m of ti m ing sequence si m ulati on is p resented and the p ractical ti m ing sequence is dis p layed .The fact de monstrates that this method has s ome p ractical value .
Key words:linear array CCD;CP LD;design of driving ti m ing sequence
本文介绍一种采用美国ALTERA 公司的MAX7000S 系列CP LD 芯片EP M7128利用VHDL 语言编程实现T CD1208AP 的驱动设计方法。
1 TCD 1208AP 的驱动时序分析
日本T OSH I B A 公司的T CD1208AP 芯片具有优良的光电特性,有2160个像元,其电路图如图1所示。
T CD1208AP 的驱动时序图如图2所示。
由T C D1208AP 的时序图可以看出,TCD1208AP 是采用两相驱动脉冲工作,时序脉冲驱动电路提供4路工作脉冲,即积分脉冲SH,电荷转移脉冲<1、<2,输出复位脉冲RS 。
通过查阅手册可知TCD1208AP 的最佳工作频率为1MHz 。
该
器件具有2160位有效像元,正常工作时有52个虚单元输出(DUMMY OUTP UTS )信号(含暗电流信号)。
在时序分析阶段需要确定SH 、<1、<2和RS 四个信号的严格时序关系,还需要参考图3所示的时序要求。
根据图2和图3即可进行时序波形的
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22・仪表技术 2008年第4期
图3 TCD1208AP
的时序要求
图4 系统仿真结果
设计工作了,本系统设计中CP LD 芯片EP M7128全局时
钟频率为16MHz,每个时钟周期是62.5ns,SH 脉冲典型持续时间为1000ns,即16个时钟周期;<1的第一个宽脉冲设计为1875ns,即30个时钟周期;RS 工作频率为1MHz,对全局时钟进行16分频即可实现,RS 的占空比为25%;<1、<2的工作频率为0.5MHz,对全局时钟进行32分频即可实现,占空比为50%,且<1、<2反相。
2 基于CP LD 的驱动时序的设计与实现2.1 CP LD 芯片的选型
本系统设计中采用ALTERA 公司的EP M7128S LC84-15芯片,该芯片具有以下特点:
(1)基于第二代多阵列矩阵(MAX )结构为基础,采用高性能C MOS EEPROM 技术制造。
(2)通过JT AG 接口可实现在线编程。
(3)逻辑密度达2500个可用门,128个宏单元。
(4)引脚到引脚的逻辑延迟时间为6ns,芯片工作频率达147.1MHz 。
2.2 软件开发环境
本系统的程序设计语言为VHDL,时序功能仿真软件使用ActiveHDL 6.1,下载软件使用QuartusII 5.0,
QuartusII 5.0开发系统是一种全集成化的可编
程逻辑设计环境,它支持硬件描述语言
(VHDL )、状态图和原理图3种输入方式,执行编译、逻辑综合、仿真以及编程等功能。
整个系统功能仿真结果如图4所示。
其中clk 为全局时钟,频率为16MHz,u1和u2相当于<1和<2,SH 为积分脉冲,RS 为输出复位脉冲。
3 实验结果
程序编译完成后通过JT AG 口将生成的pof 文件下载固化在CP LD 芯片中,就可以从
示波器或逻辑分析仪上看波形了。
使用泰克
公司的T DS2014示波器看到的驱动波形如图
5所示。
从示波器上可以看出,波形和手册上要求的波形符合得比较好。
图5 下载后的驱动波形
4 结论
系统设计完成后,CCD 输出波形经放大电路、滤波电路、ADC 等电路处理后即可正常工作。
经调试此
系统已成功运用于生丝质量检测课题中,效果良好。
采用CP LD 的CCD 驱动电路方案已在实际电路中得
到验证,时序及时延参数均满足工程要求,工作稳定可靠,在线编程方便,是一种
快捷有效的电子电路实现方法。
参考文献:
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(许雪军编发)
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32・2008年第4期 仪表技术。
