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《EDA》课程设计
题目 ： 四位加法器设计
学号 ： 200906024245
姓名 ： 梁晓群
班级 ： 机自094
指导老师 ： 韩晓燕
2011年12月28日—2011年12月30日h
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目录
摘要----------------------------------3
EDA简介---------------------------3
概述----------------------------------4
1.1目的与要求-------------------4
1.2实验前预习-------------------4
1.3设计环境----------------------5
四位全加器的设计过程----------5
2.1 半加器的设计-----------------6h
h 2.2一位全加器的设计-----------9
2.3四位全加器的设计----------11
收获与心得体会----------------13
摘要
本文主要介绍了关于EDA技术的基本概念及应用，EDA设计使用的软件Quartus7.2的基本操作及使用方法，以及半加器、1位全加器和四位全加器的设计及仿真过程。
EDA简介
EDA的概念
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作.EDA是电子设计自动化h
h （Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。 EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照h
4位加减法并行运算电路(包括拓展8位)
二○一二～二○一三学年 第一学期
电子信息工程系
脉冲数字电路课程设计
报告书
班 级： 电子信息工程(DB)1004班
课程名称： 脉冲数字电路课程设计
学 时： 1 周
学生姓名：
学 号：
指导教师： 廖宇峰
二○一二年 九 月
一、设计任务及主要技术指标和要求
➢ 设计目的
1. 掌握加/减法运算电路的设计和调试方法。
2. 学习数据存储单元的设计方法。
3. 熟悉集成电路的使用方法。
➢ 设计的内容及主要技术指标
1． 设计4位并行加/减法运算电路。
2． 设计寄存器单元。
3． 设计全加器工作单元。
4． 设计互补器工作单元。
5． 扩展为8位并行加/减法运算电路（选作）。
➢ 设计的要求
1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。
2． 选用中小规模集成器件（如74LS系列），实现所选定的电路。提出器材清单。
3． 检查设计结果，进行必要的仿真模拟。
二、方案论证及整体电路逻辑框图
➢ 方案的总体设计
步骤一 因为参与运算的两个二进制数是由同一条数据总线分时串行传入，而加法运算的时候需要两个数的并行输入。所以需要两个寄存器分别通过片选信号，依次对两个二进制进行存储，分别在寄存器的DcBAQQQQ端口将两个4位二进制数变成并行输出；
步骤二 为了便于观察置入两个4位二进制数的数值大小，根据人们的习惯，在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数；
步骤三 通过开关选择加/减运算方式；
步骤四 若选择加法运算方式，对所置入数送入加法运算电路进行运算；
a sum
b
ci cout 课题：全加器实验
【课时安排】
2学时
【实验要求】
1. 掌握Max+Plus II的使用流程
2. 学习并掌握全加器的设计
【实验内容】
设计四位加法器并进行仿真。
具体要求：
一个带进位输入、输出的4位全加器
端口：A、B为加数，CIN为进位输入，SUM为加和，COUT为进位输出
1. 编号1-15单号的同学设计四位超前进位加法器（参考教材P139）
2. 编号1-15双号的同学参考ALU运算模块的设计（教材P144），使用加法运算符设计
3. 编号16-29单号的同学用生成语句描述对4位全加法器程序。（参考教材P89例3-26）
4. 编号16-29双号的同学用结构体的结构化语句描述二输入的4位全加法器程序（参考教材P89例3-35及P65例3-12）
以上设计均需进行仿真，实验完成后提交电子文档（内含对应的VHDL程序及仿真结果的截图），提交实验报告，在实验报告中只需写清楚本次实验的设计原理和设计过程（如1号只写超前进位的实现过程，16号只写生成语句描述对4位全加法器程序的实现过程）。
【实验原理介绍】
一、 一位全加器
1. 设计原理
加法器是最基本的算术运算单元。加法器中最基本的单元是全加器。全加器中有两个输入数据a和b，一个进位输入Ci，一个和输出sum和一个进位输出Cout
2. 一位全加器的VHDL设计实现
根据全加器的工作原理，用VHDL描述源程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL；
ENTITY full_adder IS
PORT (a, b, ci： IN STD_LOGIC;
sum, cout： OUT STD_LOGIC);
END full_adder;
ARCHITECTURE rtl OF full_adder IS
BEGIN
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4位二进制全加器的设计
摘要
加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。常用作计算机算术逻辑部件，执行逻辑操作、移位与指令调用。在电子学中，加法器是一种数位电路，其可进行数字的加法计算。在现代的电脑中，加法器存在于算术逻辑单元（ALU）之中。 加法器可以用来表示各种数值，如：BCD、加三码，主要的加法器是以二进制作运算。
多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行加法器的资源占用差距也会越来越大。
我们采用4位二进制并行加法器作为折中选择，所选加法器为4位二进制先行进位的74LS283，它从C0到C4输出的传输延迟很短，只用了几级逻辑来形成和及进位输出，由其构成4位二进制全加器，并用proteus进行仿真。
关键字
全加器，四位二进制，迭代电路，并行进位，74LS283，proteus仿真
总电路设计
一、硬件电路的设计
该4位二进制全加器以74LS283（图1）为核心，采用先行进位方式，极大地提高了电路运行速度，下面是对4位全加器电路设计的具体分析。
图1
1）全加器（full-adder ）
全加器是一种由被加数、加数和来自低位的进位数三者相加的运算器。基本功能是实现二进制加法。
输 入 输 出 输 入 输 出 全加器的功能表
2 逻辑表达式：
CIBAS
=AB'CI'+A'BCI'+A'B'CI+ABCI
