Vivado 如何生成edf文件

IP Integrator flow

1. 创建RTL工程

2. 创建IP Integrator Block Design

3. 添加zynq 处理器

ip中搜索zynq，添加zynq7 Processing System，其中的BFM版本为先前的IP处理器版本。鼠标右键点击FIXED_IO和DDR接口，选择make external，连接到芯片外部。但此时处理是完全未经过配置的，双击处理器进行配置。

自动添加的外部接口：（参考ug585文档）

FIXED_IO, 是专用的内部固化的外设IO，作用？

54个MIO口，

DDR_VRN,DDR_VRP: DDR DCI voltage reference pins, refer to UG933,

Zynq-7000 AP SoC PCB Design and Pin Planning Guide.

PS_SRSTB: Debug system reset, active Low. Forces the system to enter a reset

sequence.

PS_CLK: System reference clock

PS_PORB: Power on reset, active low

DDR接口，处理器ddr内存寻址接口；

M_AXI_GP0_ACLK,

M_AXI_GP0,在PS-PL Configuration中可取消对GP Master AXI Tnterface的选择

FCLK_CLK0： PL Pabric Clocks，不使用可在Clock Configuration 中disable。

FCLK_RESET0_N：时钟复位使能，可在General中disable 。

4. 配置processing System，

配置处理器内部控制模块的详细功能与特性查看：Soc Technical Reference manual

XilinxVivado的使⽤详细介绍（3）：使⽤IP核--转载

IP核（IP Core）

Vivado中有很多IP核可以直接使⽤，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语⾔中的printf()函数），可以直接调⽤，⾮常⽅便，⼤⼤加快了开发速度。

⽅式⼀：使⽤Verilog调⽤IP核

这⾥简单举⼀个乘法器的IP核使⽤实例，使⽤Verilog调⽤。⾸先新建⼯程，新建demo.v顶层模块。（过程参考上篇⽂档）

添加IP核

点击Flow Navigator中的IP Catalog。

选择Math Functions下的Multiplier，即乘法器，并双击。

将弹出IP核的参数设置对话框。点击左上⾓的Documentation，可以打开这个IP核的使⽤⼿册查阅。这⾥直接设置输⼊信号A和B均为4位⽆符号型数据，其他均为默认值，点击OK。

稍后弹出的窗⼝，点击Generate。⽣成的对话框直接点Ok。

综合选项中的Global表⽰只⽣成RTL代码，然后与整个⼯程⼀起参与综合，Out of context per IP表⽰⽣成后⽴即综合。

调⽤IP核

选择IP Sources，展开并选择mult_gen_0 - Instantiation Template - mult_gen_0.veo，可以打开实例化模板⽂件。如图，这段代码就是使⽤Verilog调⽤这个IP核的⽰例代码。

将⽰例代码复制到demo.v⽂件中，并进⾏修改，最终如下。代码中声明了⽆符号型的4位变量a和b，分别赋初值7、8，作为乘数使⽤；⽆符号型的8位变量p，⽤于保存计算结果。clk为Testbench编写的周期20ns的时钟信号；mult_gen_0 Mymult_gen_0 (...)语句实例化了mult_gen_0类型的模块对象Mymult_gen_0，并将clk、a、b、p作为参数传⼊。

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VIVADO下IBERT使用指南

第一部分 生成IBERT IP及运行工程生成配置文件

1. 选择IP，选择FPGA版本，protocol数量 （所有通道用一个速率的话一般只选择1个protocol），速率，参考时钟频率，通道数量和Quad PLL（大于6G的速率时必须选择）

2. 选择需要的Quad 通道114和115，及参考时钟源，这里选择合用QUAD114的参考时钟 .

3.时钟源选择QUAD_114_CLK0做为整个IP的系统时钟，当然这个需要根据硬件实际情况来选择。

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4.生成IP之后在IP的顶层右键点击Open IP Example Design，然后会打开一个新的VIVADO界面。

第二部分 上板利用IBERT验证GTX管脚

5.如果需要在ISE的ChipScope中查看IBERT时，直接点击ISE的ChipScope的Analyzer，然后点击链接->配置FPGA。如下图所示 .

6.如果是要在VIVADO中查看Ibert，则需要打开Hard ware Session，如下图所示

7. 点击Open a new hardware target .

8. Open a new hardware target界面点击Next

9. 不用更改，点击next .

10.选择目标FPGA芯片点击next

.

11.无需更改，点击next

12. 选择配置文件

13.选择配置的FPGA，点击右上角create links .

14.点击+号将所有通路添加进去

15. 点击Next .

16. IBERT 界面

19.可将光标放在BERT栏上右键，就可以弹出菜单，根据需要添加或减去功能 .

20.将TX Pattern 和RX Pattern选为31 bit与IP中设置相符

21. 点击AUTO REFRSSH可以看到各个通道的速率变化 .

22. 选择一路通道，右键选择create scan可以创建眼图。

Vivado使用方法

Vivado是一款全面的FPGA设计工具套件，主要用于ASIC、FPGA硬件设计和开发。该工具套件提供了基于IP管理、综合、实现、建模等组件，同时还有用于调试和分析的工具。Vivado支持一系列设计语言，包括Verilog、VHDL、SystemVerilog等。

这里介绍一下Vivado的使用方法，包括工程创建、IP核添加、约束文件添加、综合和实现。

一. 工程创建和添加文件

在电脑上进入Vivado软件，然后选择“Create Project”，在弹出的窗口中设置工程的名字和路径等相关信息，选择创建工程。

在工程创建完成后，需要添加文件。这些文件包括hdl文件、约束文件、仿真模型、模块文档等。

在Vivado中添加文件的方式如下：

点击菜单栏“File → Add Sources”，选择要添加的文件类型对应的选项。

例如要添加一个Verilog文件，选择“Add or create design sources”，然后选择“Add Files...”，并选择相应的文件。

二. IP核添加

Vivado提供了大量的IP核，可以帮助设计师快速构建基础电路。

可以通过以下步骤将IP核添加到工程中：

点击菜单栏“Tools → Create and Package IP”，弹出“Create and Package New

IP”对话框。

按照提示完成IP核的创建和封装，并选择“Add IP...”将IP核添加到工程中。

三. 约束文件添加

在进行综合和实现之前，需要先添加一个约束文件。

这些约束文件用于描述设计中的时序和约束条件，并将这些信息传递给Vivado工具进行综合和实现。

四. 综合

综合是将原理图转换成可编程逻辑单元的过程，通常用来验证设计中的逻辑功能。 在Vivado中进行综合，可以通过以下方法：