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VHDL的CRC校验——数字电路课程设计

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数字电路课程设计题目CRC校验班级实验二班学号姓名时间第十五、十六周地点科A-304指导陈学英李尚泽【摘要】：根据CRC校验原理，在发送端对原始数据生成CRC校验位，并按照RS-232的传输协议组帧，在接收端对RS-232传输帧格式进行解析，并完成CRC校验。

整个过程在Modelsim上仿真实现。

【目录】：第一章、实验任务及原理第二章、设计思路方法及方案第三章、FPGA模块程序设计与仿真第四章、结束语【正文】【第一章】：实验任务及原理、任务指标、功能需求、原理阐述任务：发送端对原始数据生成CRC 校验位，并按照RS-232的传输协议组帧，在接收端对RS-232传输帧格式进行解析，并完成CRC 校验。

整个过程在Modelsim 上仿真实现。

CRC 校验原理：生成CRC 校验码的基本原理：任意一个由二进制位串组成的代码都可以和一个系数仅为‘0’或‘1’的多项式一一对应，例如‘1010111’对应的多项式为6421x x x x ++++。

CRC 码集选择的原则：若设码字长度为N ，信息字段长度为K ，校验字段长度为R ，则N=K+R ；对于CRC 码集中的任一码字，存在且仅存在一个R 次多项式g(x)使得：()()()()()R V x A x g x x m x r x ==+其中m(x)为K 次信息多项式，r(x)为R-1次校验多项式，g(x)称为生成多项式。

V(x)为发送的信息加码字多项式。

2012()...RR g x g g x g x g x =++++发送方通过指定的g(x)产生CRC 码字，接收方则通过g(x)来验证CRC 码字，若传输码字多项式V(x)能除尽g(x)，则传输正确。

【第二章】：设计思路方法及方案、系统功能需求分析、方案确定及框图结构说明本实验采用如图1所示的结构实现CRC 的编解码。

本实验使用CRC-CCITT 标准进行仿真，其生成多项式为：16125()1g x x x x =+++1CRC 编码采用如图2所示的结构实现。

d图2CRC校验采用多项式除法实现，若V(x)能除尽g(x)，则传输正确，否则错误。

实现结构上，在发送端进行CRC-CCITT标准编码，在接收端将信源数据与编码字串行输入与发送端相同的CRC编码器，若编码字为全零，则无传输错误，否则，传输出错。

接收端CRC校验时序与发送端相同，区别只在于无需顺序移出CRC 编码字，只需判断是否为全零即可。

【第三章】：FPGA模块程序设计与仿真、VHDL程序，仿真程序，仿真波形及数据分析本次实验，程序主要写成两个大模块，第一个模块命名code，包含编码与组帧，第二个模块命名decode，包含帧解析和CRC校验模块一：code程序（包含编码和组帧模块）library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;----Uncomment the following library declaration if instantiating----any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity code isport(clk:in std_logic;reset:in std_logic;din:in std_logic;din_dv:in std_logic;dout:out std_logic);end entity;-------------------------------crc code partarchitecture one of code issignal d:std_logic_vector(1to16);signal cnt_en:std_logic;signal cnt_en1:std_logic;signal cnt:std_logic_vector(6downto0);signal cnt1:std_logic_vector(6downto0);signal din_new:std_logic;signal din_dv_new:std_logic;signal dout0:std_logic;begin------------------------------------counter part1:process(clk,reset)beginif(reset='0')thencnt<=(others=>'0');elsif(clk'event and clk='1')thenif(cnt_en='1')thenif(cnt="1001111")thencnt<=(others=>'0');elsecnt<=cnt+'1';end if;end if;end if;end process;part2:process(clk,reset)beginif(reset='0')thencnt_en<='0';elsif(clk'event and clk='1')thenif(din_dv='1')thencnt_en<='1';elsif(cnt="1001111")thencnt_en<='0';end if;end if;end process;-------------------------CRC code partpart3:process(clk,reset,din_dv)begind<=(others=>'0');elsif clk'event and clk='1'thenif din_dv='1'thend(1)<=d(16)xor din;d(2)<=d(1);d(3)<=d(2);d(4)<=d(3);d(5)<=d(4);d(6)<=d(5)xor(d(16)xor din);d(7)<=d(6);d(8)<=d(7);d(9)<=d(8);d(10)<=d(9);d(11)<=d(10);d(12)<=d(11);d(13)<=d(12)xor(d(16)xor din);d(14)<=d(13);d(15)<=d(14);d(16)<=d(15);elsed(1)<=d(16);d(2)<=d(1);d(3)<=d(2);d(4)<=d(3);d(5)<=d(4);d(6)<=d(5);d(7)<=d(6);d(8)<=d(7);d(9)<=d(8);d(10)<=d(9);d(11)<=d(10);d(12)<=d(11);d(13)<=d(12);d(14)<=d(13);d(15)<=d(14);d(16)<=d(15);end if;end if;end process;-----------------------------part4:process(clk,reset)begindout0<='0';elsif clk'event and clk='1'thenif din_dv='1'thendout0<=din;elsedout0<=d(16);end if;end if;end process;--------------------------CRC output and frame part5:process(reset,clk)beginif reset='0'thendin_new<='0';din_dv_new<='0';elsif clk'event and clk='1'thendin_new<=dout0;din_dv_new<=cnt_en;end if;end process;part6:process(clk,reset)beginif(reset='0')thencnt_en1<='0';elsif(clk'event and clk='1')thenif(cnt_en='1')thencnt_en1<='1';elsif(cnt1="1010000")thencnt_en1<='0';end if;end if;end process;part7:process(clk,reset)beginif(reset='0')thencnt1<=(others=>'0');elsif(clk'event and clk='1')thenif(cnt_en='1')thenif(cnt1="1010000")thencnt1<=(others=>'0');elsecnt1<=cnt1+'1';end if;end if;end if;end process;part8:process(clk,reset)beginif(reset='0')thendout<='1';elsif(clk'event and clk='1')thenif(din_dv_new='1')thendout<=din_new;elsif(cnt_en='1')thendout<='0';elsedout<='1';end if;end if;end process;end architecture;模块二：decode程序（包含帧解析和除法模块）library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;----Uncomment the following library declaration if instantiating ----any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity decode isport(clk:in std_logic;reset:in std_logic;din:in std_logic;din_dv:in std_logic;output:out std_logic);end entity;architecture two of decode iscomponent codeport(clk:in std_logic;reset:in std_logic;din:in std_logic;din_dv:in std_logic;dout:out std_logic);end component;signal d:std_logic_vector(1to16);signal din1:std_logic;signal cnt:std_logic_vector(6downto0);signal data_dv:std_logic;signal cnt1:std_logic_vector(6downto0);signal cnt_en1:std_logic;signal clr:std_logic;signal dout2:std_logic;signal dout2_dv:std_logic;beginu1:code port map(clk=>clk,reset=>reset,din=>din,din_dv=>din_dv,dout=>din1);----------------------------------receive part1:process(clk,reset)beginif(reset='0')thencnt<=(others=>'0');elsif(clk'event and clk='1')thenif(data_dv='1')thenif(cnt="1001111")thencnt<=(others=>'0');elsecnt<=cnt+1;end if;end if;end if;end process;part2:process(clk,reset)beginif(reset='0')thendata_dv<='0';elsif(clk'event and clk='1')thenif(cnt="1001111")thendata_dv<='0';elsif(din1='0')thendata_dv<='1';end if;end if;end process;----------------------------part3:process(din1,data_dv,clk,reset)beginif reset='0'thendout2<='0';dout2_dv<='0';elsif clk'event and clk='1'thendout2_dv<=data_dv;dout2<=din1;end if;end process;------------------------------------part4:process(clk,reset)beginif(reset='0')thencnt1<=(others=>'0');elsif(clk'event and clk='1')thenif(cnt_en1='1')thenif(cnt1="1010000")thencnt1<=(others=>'0');elsecnt1<=cnt1+1;end if;end if;end if;end process;part5:process(clk,reset)beginif(reset='0')thencnt_en1<='0';elsif(clk'event and clk='1')thenif(dout2_dv='1')thencnt_en1<='1';elsif(cnt1="1010000")thencnt_en1<='0';end if;end if;end process;--------------------------------------part6:process(clk,reset)beginif(reset='0')thenclr<='0';elsif(clk'event and clk='1')thenif(cnt1="1001111")thenclr<='1';elsif(cnt1="1010000")thenclr<='0';end if;end if;end process;part7:process(clk,reset)beginif(reset='0')thenoutput<='0';elsif(clk'event and clk='1')thenif(cnt1="1001111")thenif(d="0000000000000000")thenoutput<='0';elseoutput<='1';end if;elsif(cnt1="1010000")thenoutput<='0';end if;end if;end process;--------------------------------------part8:process(dout2,dout2_dv,reset,clk,clr) beginif reset<='0'or clr='1'thend<=(others=>'0');elsif clk'event and clk='0'thenif dout2_dv='1'thend(1)<=d(16)xor dout2;d(2)<=d(1);d(3)<=d(2);d(4)<=d(3);d(5)<=d(4);d(6)<=d(5)xor(d(16)xor dout2);d(7)<=d(6);d(8)<=d(7);d(9)<=d(8);d(10)<=d(9);d(11)<=d(10);d(12)<=d(11);d(13)<=d(12)xor(d(16)xor dout2);d(14)<=d(13);d(15)<=d(14);d(16)<=d(15);elsed(1)<=d(16);d(2)<=d(1);d(3)<=d(2);d(4)<=d(3);d(5)<=d(4);d(6)<=d(5);d(7)<=d(6);d(8)<=d(7);d(9)<=d(8);d(10)<=d(9);d(11)<=d(10);d(12)<=d(11);d(13)<=d(12);d(14)<=d(13);d(15)<=d(14);d(16)<=d(15);end if;end if;end process;end architecture;仿真程序模块：signal clk:std_logic:='0';signal reset:std_logic:='0';signal din:std_logic:='0';signal din_dv:std_logic:='0';--signal aa:std_logic:='1';--Outputssignal output:std_logic;--Clock period definitionssignal cnt:std_logic_vector(5downto0);Constant dinall:std_logic_vector(63downto 0):=b"111111111111111111111111111111111111111111111111111111111111111 1";BEGIN-----give the dinall value--Instantiate the Unit Under Test(UUT)uut:decode PORT MAP(clk=>clk,reset=>reset,din=>din,din_dv=>din_dv,output=>output);--Clock process definitionsclk_process:processbeginclk<='0';wait for5us;clk<='1';wait for5us;end process;--Stimulus processstim_proc:processbegin--hold reset state for10ns.reset<='0';wait for10ns;reset<='1';wait;--insert stimulus hereend process;--------------------dv produceprocessbegindin_dv<='0';wait for6us;din_dv<='1';wait for643us;din_dv<='0';wait;end process;---------------------couner to outtestcrc:process(clk,reset)beginif reset='0'thencnt<="000000";elsif clk'event and clk='1'thenif cnt<"1000000"and din_dv='1'thencnt<=cnt+'1';end if;end if;end process;testcrc1:process(reset,clk,cnt)beginif reset<='0'thendin<='0';elsif clk'event and clk='1'thencase cnt iswhen"000000"=>din<=dinall(0); when"000001"=>din<=dinall(1);when"000010"=>din<=dinall(2);when"000011"=>din<=dinall(3);when"000100"=>din<=dinall(4);when"000101"=>din<=dinall(5);when"000110"=>din<=dinall(6);when"000111"=>din<=dinall(7);when"001000"=>din<=dinall(8);when"001001"=>din<=dinall(9); when"001010"=>din<=dinall(10);when"001011"=>din<=dinall(11);when"001100"=>din<=dinall(12);when"001101"=>din<=dinall(13);when"001110"=>din<=dinall(14);when"001111"=>din<=dinall(15);when"010000"=>din<=dinall(16);when"010001"=>din<=dinall(17);when"010010"=>din<=dinall(18);when"010011"=>din<=dinall(19);when"010100"=>din<=dinall(20);when"010101"=>din<=dinall(21);when"010110"=>din<=dinall(22);when"010111"=>din<=dinall(23);when"011000"=>din<=dinall(24);when"011001"=>din<=dinall(25);when"011010"=>din<=dinall(26);when"011011"=>din<=dinall(27);when"011100"=>din<=dinall(28);when"011101"=>din<=dinall(29);when"011110"=>din<=dinall(30);when"011111"=>din<=dinall(31);when"100000"=>din<=dinall(32);when"100001"=>din<=dinall(33);when"100010"=>din<=dinall(34);when"100011"=>din<=dinall(35);when"100100"=>din<=dinall(36);when"100101"=>din<=dinall(37);when"100110"=>din<=dinall(38);when"100111"=>din<=dinall(39);when"101000"=>din<=dinall(40);when"101001"=>din<=dinall(41);when"101010"=>din<=dinall(42);when"101011"=>din<=dinall(43);when"101100"=>din<=dinall(44);when"101101"=>din<=dinall(45);when"101110"=>din<=dinall(46);when"101111"=>din<=dinall(47);when"110000"=>din<=dinall(48);when"110001"=>din<=dinall(49);when"110010"=>din<=dinall(50);when"110011"=>din<=dinall(51);when"110100"=>din<=dinall(52);when"110101"=>din<=dinall(53);when"110110"=>din<=dinall(50);when"110111"=>din<=dinall(55);when"111000"=>din<=dinall(56);when"111001"=>din<=dinall(57);when"111010"=>din<=dinall(58);when"111011"=>din<=dinall(59);when"111100"=>din<=dinall(60);when"111101"=>din<=dinall(61);when"111110"=>din<=dinall(62);when"111111"=>din<=dinall(63);when others=>NULL;end case;end if;end process;END;仿真波形及分析output是未加错误的输出结果，未加error时，输出结果一直为零，d(16)是校验部分的最后一个触发器输出结果，在经过80个时钟之后输出结果为零，dout是组帧之后的输出结果，dout2是帧解析后的输出结果。

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vhdl硬件描述语言与数字逻辑电路设计

vhdl硬件描述语言与数字逻辑电路设计

vhdl硬件描述语言与数字逻辑电路设计数字逻辑电路设计是一种将数字信号进行处理和控制的技术。

数字电路由元器件（比如集合在一起的门、触发器、逻辑块、寄存器等）构成，这些元件的行为由原理图和逻辑方程式表示。

数字电路的设计主要是为了控制、处理和传输数字信号，具有可控制性、自动化程度较高和灵活性强的特点。

VHDL与数字逻辑电路设计是密切相关的，VHDL既可以用来描述数字电路的结构，也可以用来推导数字电路的行为。

在数字逻辑电路设计中，VHDL语言可以帮助工程师实现电路的功能和特性，简化设计过程，并提高设计的灵活性和可靠性。

VHDL是一种硬件描述语言，可以用来描述数字逻辑电路中的各种元件、信号和功能。

VHDL主要包括以下几个方面的内容：1. 实体（entity）：实体用来描述数字电路的外部结构和功能，类似于模块的概念。

一个实体声明了电路的输入输出端口，并定义了电路的功能和行为。

2. 体系结构（architecture）：体系结构用来描述实体的内部结构和功能，包括内部信号、寄存器、逻辑块等。

一个体系结构定义了实体的具体实现方式，包括各个元件之间的连接和控制。

3. 信号（signal）：信号用来表示数字电路中的各种输入输出信号，包括时钟信号、数据信号、控制信号、状态信号等。

VHDL语言中的信号可以用来描述电路中的各种逻辑关系和行为。

4. 过程（process）：过程用来描述电路中的各种行为和动作，比如数据传输、逻辑运算、状态转换等。

VHDL中的过程可以用来描述数字电路中的各种逻辑操作和控制。

5. 组合逻辑（combinational logic）：组合逻辑用来描述电路中的各种逻辑运算和逻辑关系，包括与门、或门、非门、异或门等。

组合逻辑表示了电路中的直接逻辑关系和信号转换。

6. 时序逻辑（sequential logic）：时序逻辑用来描述电路中的各种时钟触发、状态转换、寄存器等。

时序逻辑表示了电路中的时钟控制、状态转换和时序问题。

vhdl与数字系统课程设计

vhdl与数字系统课程设计

vhdl与数字系统课程设计一、课程目标知识目标：1. 学生能理解VHDL的基本语法和结构，掌握VHDL编程的基本方法。

2. 学生能运用VHDL语言设计简单的数字系统，如组合逻辑电路和时序逻辑电路。

3. 学生能理解数字系统的基本原理，掌握数字系统的设计方法和步骤。

技能目标：1. 学生能运用VHDL语言编写代码，实现特定功能的数字电路。

2. 学生能使用相关的EDA工具，如ModelSim进行VHDL代码的仿真和调试。

3. 学生能通过课程设计实践，培养解决实际问题的能力和团队协作能力。

情感态度价值观目标：1. 学生能培养对数字系统设计和VHDL编程的兴趣，激发创新思维和探索精神。

2. 学生在学习过程中，能树立正确的工程观念，注重实际应用和问题解决。

3. 学生能在团队合作中，学会互相尊重、沟通协作，培养良好的团队精神和职业素养。

课程性质分析：本课程为数字电路与系统相关专业的选修课程，旨在通过VHDL语言的学习，使学生掌握数字系统设计的基本方法和技能。

学生特点分析：学生已具备一定的电子电路基础知识，具有一定的编程能力和实践操作能力，但对VHDL语言和数字系统设计尚处于入门阶段。

教学要求：1. 结合课本内容，注重理论与实践相结合，提高学生的实际操作能力。

2. 通过课程设计，培养学生分析问题、解决问题的能力，增强学生的工程素养。

3. 注重激发学生的学习兴趣，引导学生主动探索，培养创新意识。

二、教学内容1. VHDL基础语法与结构- 数据类型与运算符- 顺序语句与并发语句- 子程序与程序包- 配置与库的运用2. 数字系统原理与设计方法- 组合逻辑电路设计- 时序逻辑电路设计- 数字系统层次化设计方法3. VHDL在数字系统设计中的应用- 代码编写规范与技巧- 仿真与调试方法- 常用数字电路的VHDL实现，如：编码器、译码器、计数器等4. 课程设计实践- 设计题目与要求- 团队协作与分工- 设计报告撰写与答辩教学大纲安排：第一周：VHDL基础语法与结构介绍第二周：数字系统原理与设计方法第三周：VHDL在数字系统设计中的应用第四周：课程设计实践与指导第五周：课程设计总结与评价教学内容关联教材：1. 《数字电路与系统》相关章节：组合逻辑电路、时序逻辑电路设计原理。

vhdl课程设计报告

vhdl课程设计报告

一、设计目的本课程设计的目的是熟练掌握相关软件的使用和操作。

能对VHD1语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。

在成功掌握软件操作基础上，将所数字电路的基础课知识与VHD1语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际:深入了解VHD1语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。

对EDA技术有初步的认识，并开始对EDA技术的开发创新有初步的理解。

二、设计内容及操作1、设计循环彩灯控制器1.1设计内容设计一个循环彩灯控制器，该控制器控制红，绿，黄三个发光管循环点亮。

要求红发光管亮3秒，绿发光管亮2秒，黄发光管亮1秒。

1.2程序设计1IBRARYIEEE;USEIEEE.STD_10GIC_1164.A11;USEIEEE.STD_1OGIC_UNSIGNED.A11;ENTITYcaideng_2ISPORT(e1k:INSTD_1OGIC;red,green,ye11ow:OUTSTD1OGIC);ENDENTITYCaideng_2;ARCHITECTUREexamp1eOFcaideng_2ISSIGNA1dout:STD_1OGIC_VECTOR(2DoWNTO0);SIGNA1m:STD_10GIC_VECT0R(2DOWNTO0);BEGINred<=dout(2);green<=dout(1);ye11ow<=dout(0);PROCESS(e1k)ISBEGINIF(c1k,EVENTANDC1k=T')THENIF(In="110")THENm<="001";E1SEm<=m+1;ENDIF;CASEmISWHEN"001"=〉dout<=〃100〃；WHEN"010"=>dout<=T00";WHEN，/0ir=>dout<="100";WHEN"100"=>dout<="010";WHEN"101"=>dout<="010";WHEN"110"=>dout<="001";WHENOTHERS=>dout<="000";ENDCASE;ENDIF;ENDPROCESS;ENDARCHITECTURE;1.3仿真波形图14波形图分析在仿真时已经设置好开始时间和结束时间，根据以上的波形图可知，当e1k 信号处于高电平（高低电平可以根据自己所设计的情况自己定义），红发光管最先亮灯（高电平表示亮灯），时间为3s,3s之后绿发光管开始亮灯2s,2s结束黄发光管亮1s,以此循环亮灯，直到仿真结束时间。

循环冗余校验课程设计

循环冗余校验课程设计

目录1. 设计背景2. 设计方案2.1 CRC校验发送模块和接收模块2.2 CRC校验发送模块和接收模块系统组成框图2.3 设计思路3. CRC校验发送模块和接收模块的VHDL源程序3.1 CRC校验发送模块的VHDL源程序3.2 CRC校验发送模块图3.3 CRC校验接收模块的VHDL源程序3.4 CRC校验接收模块图4. 源程序总体描述说明5. QuartusⅡ波形仿真过程及结果图6. 设计总结7. 参考文献1. 设计背景数字通信要求传输过程中所造成的数字差错足够低。

引起传输差错的根本原因是信道内存在噪声及信道传输特性不理想造成的码间串扰。

为了尽可能地提供通信的可靠性，就需要采用信道编码技术，对可能或已经出现的差错进行控制，CRC 码就是其中的一种编码技术。

循环冗余校验码（CRC ，cyclic redundancy check ）的基本组成部分，包括生成和校验两个部分。

其中模2除法是基本原理中最为核心的。

其次，还重点分析了其硬件电路的实现方法，并在此基础上基于FPGA 用VHDL 语言设计了编程程序。

本设计将实现模块分成两部分进行介绍：一部分是CRC 生成校验模块，另一部分是显示校验模块。

CRC 生成校验模块是CRC 生成模块和校验模块通过握手信号连接起来的，这种方法在很大程度上简化了顶层文件，而显示校验模块主要功能是将发送数据以及生成数据用十六进制数表示，并且通过数码管显示出来，以便于检验程序是否正确。

最后，本设计利用Quartus Ⅱ分别对CRC 生成模块和CRC 校验模块进行波形仿真，并对调试验证。

2、设计方案发送数据序列为110101110100.生成多项式为G(x)= 5X +4X +2X +1,k=5,对应的序列为110101.将发送数据序列按模2算法被生成多项式序列去除，本设计完成12位信息加5位CRC 校验发送，接收，有两个功能模块构成，CRC 校验生成模块（发送）和CRC 校验检错模块（接收），采用输入、输出都为并行的CRC 校验生成方式2.1 CRC 校验发送模块和接收模块根据CRC 的生成原理以及校验原理用VHDL 语言将其算法描述出来，并将生成模块与校验模块合二为一，运用两个握手信号来协调相互之间的关系利用实验面板的8块数码显示管将发送数据以及生成的新数据，以便于我们检查是否正确。