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EDA课程设计论文

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电气与电子信息工程学院 电子技术课程设计报告 名 称：基于FPGA的DDS信号发生器设计 专业名称： 电子信息工程 班 级： 电子信息工程2010级本科（2）班 学 号： 201040210224 姓 名： 张海波 指导教师： 齐 海 兵、夏术泉 设计时间： 2012年12月17日—2012年12月28日 设计地点： K2五楼实验室

完成时间：2013年1月9日 电子技术课程设计成绩评定表 课程设计题目：基于FPGA的DDS信号发生器设计 成绩评定依据： 课程设计考勤情况（20％）： 课程设计答辩情况（30％）： 完成设计任务及报告规范性（50％）： 最终评定成绩（以优、良、中、及格、不及格评定）

指导教师签字： 年 月 日 摘要 本次课程设计利用正负十二伏的直流电源，开发板和最小系统板做出DDS信号发生器，要求可以输出三角波，正弦波，锯齿波，方波四种波形，并且通过拨码开关改变其输出波形及输出的频率和幅度。此外，能产生ASK、FSK和PSK等调制信号，输出用12864液晶显示信号的波形、频率和幅度。输出频率范围控制在0HZ——500KHZ之间以0.1HZ步进，输出幅度控制在0Vp_p——10Vp_p之间以0.1V进行步进。其电路采用FPGA器件为控制核心，采用数字合成技术，通过对四种波形输出进行控制 ，包括幅度控制和频率控制 ，通过DAC0832将数字信号转换成模拟信号，实现波形的输出。在本次课程设计中，我主要负责开发板上拨码开关部分，类似于矩阵键盘功能，利用拨码开关来切换波形并改变输出幅值和频率。 关键词：DDS信号发生器，最小系统板，FPGA,拨码开关

ABSTRACT In this paper, an arbitrary waveform generator is designed based on the theory of direct digital synthesis (DDS) and on the analysis of the performance of the output signal. The thesis analyses the principle of DDS and the performance of output signals. An arbitrary waveforms generator Which can generate the triangle waveform，saw tooth waveform, FM，PM，AM, burst waveform and other waveforms is designed with FPGA.，Arbitrary waveforms can be downloaded to the arbitrary waveforms generator via serial Port of PC. The structure that combines a phase accumulator with frequency word calculation unit is used to design the frequency modulation circuit. This structure can not only realize broad band linear frequency modulation，but also nonlinear frequency modulation. The design and debugging of the DAC0832 hardware and the software are finished.

Keywords:DDS Signalgenerator ，The minimum system board，FPGA，Dial switch 1.方案选择与方案论证 数据输入： 方案一：4x4矩阵键盘 优点：由8个I\O口检测16个按键，可以大大节省I\O口资源。 缺点：控制时序较复杂，增加编程和调试的难度。

方案二：独立按键 优点：控制时序较简单，较易于编程与调试。 缺点：比较浪费I\O口资源。

方案三：拨码开关 优点：控制时序简单，易于编程和调试。 缺点：比较浪费I\O口资源。 通过比较各种因素，我选择方案一，

波形输出： 方案一：存储波形数据的ROM/RAM + DAC0832 优点： 1.可以显示复杂波形 2.可以有效控制输出波形的频率，幅度及相位 3.节省FPGA内部的逻辑资源 4.可以简单的切换波形 5.使波形输出方式单一化，降低了编程难度 缺点：要消耗一定的ROM/RAM资源 方案二：存储波形数据的ROM/RAM + 分频器输出矩形波 + DAC0832 优点： 1.可以显示复杂波形 2.可以有效控制输出波形的频率，幅度及相位 3.节省FPGA内部的逻辑资源 4.可以较简单的切换波形 缺点：矩形波的频率，幅度和相位的调节需要另设相位累加电路，消耗一定的逻辑资源

方案三：case语句 + 分频器输出矩形波 + DAC0832 优点：在数据传输的反应速度上，在所需速度很快时占优势 缺点： 1.大量浪费FPGA内部的逻辑资源 2.波形数据较大时，会给代码的调试和维护带来不便。

方案四：存储波形数据的ROM/RAM + 分频器输出矩形波 + 计数器输出锯齿波和三角波 + DAC0832 优点： 1.可以显示复杂波形 2.可以有效控制输出波形的频率，幅度及相位 缺点：每种波形都需要另设相位累加电路来控制其频率，相位和幅度，消耗较多的逻辑资源

方案五：case语句 + 分频器输出矩形波 + 计数器输出锯齿波和三角波 + DAC0832。 优点：在数据传输的反应速度上，在所需速度很快时占优势。 缺点： 1.大量浪费FPGA内部的逻辑资源。 2.波形数据较大时，会给代码的调试和维护带来不便。 为了减小设计周期，减小编程难度，便于后期的调试工作，而且能方便的对幅度和频率进行调节，我选择方案一。 2.系统功能与原理

1 DDS的基本原理 DDS技术是一种把一系列数字量形式的信号通过DAC转换成模拟量形式的信号的合成技术，它是将输出波形的一个完整的周期、幅度值都顺序地存放在波形存储器中，通过控制相位增量产生频率、相位可控制的波形。DDS电路一般包括基准时钟、相位增量寄存器、相位累加器、波形存储器、D/A转换器和低通滤波器（LPF）等模块，如图1.1所示。 相位增量寄存器寄存频率控制数据，相位累加器完成相位累加的功能，波形存储器存储波形数据的单周期幅值数据，D/A转换器将数字量形式的波形幅值数据转化为所要求合成频率的模拟量形式信号，低通滤波器滤除谐波分量。 整个系统在统一的时钟下工作，从而保证所合成信号的精确。每来一个时钟脉冲，相位增量寄存器频率控制数据与累加寄存器的累加相位数据相加，把相加后的结果送至累加寄存器的数据输出端。这样，相位累加器在参考时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作，这个周期就是DDS合成信号的一个频率周期，累加器的溢出频率就是DDS输出的信号频率。 相位累加器输出的数据的高位地址作为波形存储器的地址，从而进行相位到幅值的转换，即可在给定的时间上确定输出的波形幅值。 相位增量寄存器相位累加器地址寄存器D/A转换顺波形存储器 时钟 滤波器波形输出 控制数据

图1-1:DDS原理图 波形存储器产生的所需波形的幅值的数字数据通过D/A转换器转换成模拟信号，经过低通滤波器滤除不需要的分量以便输出频谱纯净的所需信号。信号发生器的输出频率fo可表示为： NsfMfMf2..0

( 1.1)

式中sf为系统时钟，f为系统分辨率，N为相位累加器位数，M为相位累加器的增量。 参数确定及误差分析. 2 参数确定 首先确定系统的分辨率f，最高频率maxf，及最高频率maxf下的最少采样点数minN 根据需要产生的最高频率maxf以及该频率下的最少采样点数minN，由公式

minmax.Nffs

(1.2)

确定系统时钟sf的下限值。同时又要满足分辨率计算公式 ffNs2

(1.3)

综合考虑决定sf的值。

选定了sf的值后，则由公式(1.3)可 得N2＝ffs,据此可确定相位累加器位数N。 然后由最高输出频率 Mffo (1.4)

推出M＝S2，得出相位增量寄存器为S位。 确定波形存储器的地址位数W，本系统中决定寄存Z2个数据值，因此RAM地址为Z位。 一般选用FPGA/CPLD器件作为DDS的实现器件，对于D/A转换器的选择，首先要考虑到D/A转换器的转换速率。要实现所需的频率，D/A的转换速度要大于

minmax.Nf，然后根据D/A转换器字长所带来的误差，决定D/A的位数。由此选

择D/A转换器的型号。 3.硬件设计

1 .DDS基本原理 DDS建立在采样定理基础上，首先对需要产生的波形进行采样，将采样值数字化后存入存储器作为查找表，然后通过查表读取数据，再经D/A转换器转换为模拟量，将保存的波形重新合成出来。DDS基本原理框图如图1所示。

除了滤波器(LPF)之外，DDS系统都是通过数字集成电路实现的，易于集成和小型化。系统的参考时钟源通常是一个具有高稳定性的晶体振荡器，为各组成部分提供同步时钟。频率控制字(FSW)实际上是相位增量值(二进制编码)作为相位累加器的累加值。相位累加器在每一个参考时钟脉冲输入时，累加一次频率 字，其输出相应增加一个步长的相位增量。由于相位累加器的输出连接在波形存储器(ROM)的地址线上，因此其输出的改变就相当于查表。这样就可以通过查表 把

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eda课程设计5篇[修改版]

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第一篇：eda课程设计数字钟一、设计要求设计一个数字钟，具体要求如下：1、具有时、分、秒计数显示功能，以24小时循环计时。

2、具有清零、校时、校分功能。

3、具有整点蜂鸣器报时以及LED花样显示功能。

二、设计方案根据设计要求，数字钟的结构如图8-3所示，包括：时hour、分minute、秒second计数模块，显示控制模块sel_clock，七段译码模块deled，报时模块alert。

三、VHDL程序library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; useIEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM;--use UNISIM.VComponents.all;entityddz is port(rst,clk: in std_logic; hour_h: out std_logic_vector( 6 downto 0); hour_l: outstd_logic_vector( 6 downto 0); min_h: out std_logic_vector( 6 downto 0);min_l: out std_logic_vector( 6 downto 0);sec_h: out std_logic_vector( 6 downto 0);sec_l: out std_logic_vector( 6 downto 0)); endddz;architecture Behavioral of ddz is signalcnt: std_logic_vector(15 downto 0); signalsec_h_in: std_logic_vector( 3 downto 0); signalsec_l_in: std_logic_vector( 3 downto 0); signalmin_h_in: std_logic_vector( 3 downto 0); signalmin_l_in: std_logic_vector( 3 downto 0); signalhour_h_in: std_logic_vector(3 downto 0); signalhour_l_in: std_logic_vector(3 downto 0);signalclk_s,clk_m,clk_h: std_logic; begin process(rst,clk) begin if rst='0' then sec_h_in'0');sec_l_in'0');clk_msec_l_inifsec_h_in=5 thensec_h_inclk_melsesec_h_inclk_mend if; else sec_l_inclk_mend if; end if; end process;process(rst,clk_m) begin if rst='0' then-- min_h_in'0');min_l_in'0'); -- clk_hmin_l_inmin_h_inclk_mend if; else min_l_inend if; end if; end process;process(rst,clk_n) begin if rst='0' then-- hour_h_in'0');hour_l_in'0'); -- clk_hhour_l_inhour_h_inclk_nend if; else hour_l_inend if; end if; end process;process(sec_l_in) begin casesec_l_in iswhen "0000" =>sec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lsec_lprocess(sec_h_in) begin casesec_h_in iswhen "0000" =>sec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hsec_hprocess(min_l_in) begin casemin_l_in iswhen "0000" =>min_lmin_lmin_lwhen "0011" =>min_lmin_lmin_lmin_lmin_lmin_lmin_lmin_lprocess(min_h_in) begin casemin_h_in iswhen "0000" =>min_hmin _h min _hmin _hmin _h min _hmin _hmin _hmin _hmin _hmin _hend case; end process;process(hour_l_in) begin casehour_l_in iswhen "0000" =>hour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lhour_lprocess(hour_h_in) begin casehour_h_in iswhen "0000" =>hour_hhour_hhour_hhour_h hour _h hour _h hour _h hour _h hour _hhour_h hour _h四、VHDL仿真结果五、课程设计心得通过这次课程设计，有效得巩固了课本所学的知识，而且通过上机仿真不断发现问题并及时改正，加深了我们对该课程设计的印象。

EDA流水灯论文(VHDL)

EDA流水灯论文(VHDL)

滨江学院课程论文（可编程器件原理与应用）题目基于VHDL语言的流水灯设计学生姓名王秋阳学号20082305047院系滨江学院专业电子与信息工程指导教师刘建成二零一零年十二月三十日一、任务：采用ALTERA 公司的EPM7128SLC84-10芯片,通过VHDL 语言设计一个流水灯电路。

流水灯样式必须大于3种，且可以通过按键调节显示样式；可以通过按键调节流水灯变化快慢；当前流水灯样式和变化速度能够通过数码管显示出来；（附加：具有按键声）二、设计框图（框图说明）1MHZ 周期信号经过2个100分频，得到100HZ ，再经过1个10分频得到10HZ 信号，传给速度控制模块，得到需要的速度周期信号，然后传给样式选择模块，样式选择模块直接输出彩灯样式；控制模块通过接受两个按键信号，同时控制速度控制模块和样式选择模块；译码扫描模块通过判断控制模块，扫描数码管显示当前彩灯样式和彩灯变化速度；按键信号通过延时模块输出按键发生信号。

速度按键 样式按键控制模块速度控制样式选择译码和扫描数码显示彩灯显示1000HZ 信号100HZ 信号蜂鸣器三、原理图（CPLD内部原理说明）从原理图中可以看到，一共有8种模块，D触发器的作用是对按钮进行消抖，除D触发器之外的7个模块功能及作用如下：f100和f10分别是100和10的分频器，speed模块的作用是对彩灯变化速度进行控制，而style_switch模块的作用是对彩灯样式进行调节。

Control 模块接收按键信号对样式和速度进行总的控制。

Show模块是对速度值和样式值进行译码并进行扫描数码管，将当前样式和速度状态显示出来。

Delay模块则是对按键声的延时。

四、各个模块设计（波形仿真）1.f100模块功能：100分频波形仿真：VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f100 is --100分频port(clk:in std_logic;sec:out std_logic);end entity f100;architecture getsec of f100 issignal secout : std_logic :='1';beginprocess(clk) isvariable count100: integer range 0 to 50;beginif clk'event and clk='1' thencount100:=count100+1;if count100=50 thensecout<=not secout;count100:=0;end if;end if;end process;sec<=secout;end architecture getsec;2.f10模块功能：10分频波形仿真：VHDL代码：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f10 is –-10分频port(clk:in std_logic;sec:out std_logic);end entity f10;architecture getsec of f10 issignal secout : std_logic :='1';beginprocess(clk) isvariable count10: integer range 0 to 5;beginif clk'event and clk='1' thencount10:=count10+1;if count10=5 thensecout<=not secout;count10:=0;end if;end if;end process;sec<=secout;end architecture getsec;3.speed模块功能：根据DATE输入端的数值大小，产生不同频率的周期信号，从而达到控制彩灯变化速率的目的。

毕业论文---EDA三层电梯控制设计

毕业论文---EDA三层电梯控制设计

EDA三层电梯控制设计目录1课程设计的目的和要求---------------------------------------------12 供料单元的硬件掌握----------------------------------------------- 12.1 供料单元的功能简介----------------------------------------12.2供料单元的硬件结构-----------------------------------------13 供料单元的控制流程-------------------------------------------------34 程序的编写和调试----------------------------------------------------45 WINCC控制界面制作------------------------------------------------46心得体会-----------------------------------------------------------------5附件1---------------------------------------------------------------------7附件2---------------------------------------------------------------------121 前言由于高密度现场可编程逻辑器件和专用集成电路的飞速发展，传统设计技术已经不合适大规模及超大规模集成电路，以往分立的数字电路已经可编程逻辑器件所取代。

电子设计自动化EDA技术正是为了适应现代电子产品设计的要求，吸收多学科最新成果而形成的一门技术。

现代电子设计技术的核心是EDA技术。

EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现既定的电子电路设计功能。

EDA课程设计 交通灯控制器

EDA课程设计 交通灯控制器

1.设计任务要求：--------------------------------------32.背景分析-----------------------------------------------3 2.1分析：---------------------------------------------32.2系统总体组成框图： ---------------------------43.设计方案：--------------------------------------------5 3.1分频器的设计：---------------------------------5 3.2控制器的设计: ----------------------------------6 3.3计数器的设计: ----------------------------------7 3.4分位译码电路设计：---------------------------8 3.5数码管驱动的设计——绿灯和红灯驱动：93.6数码管驱动的设计——黄灯驱动：------- 104.顶层文件的设计：--------------------------------- 125.设计总结：------------------------------------------ 13摘要：根据数字逻辑电路与系统设计进行实践，利用QuartusⅡ软件设计一个基于EDA技术的由东西车道和南北车道的汇合点形成的十字交叉路口的交通灯控制器，通过分频器模块、控制器模块、计数器模块、分位译码电路模块、驱动模块的实现，经过整体组装、测试及程序来实现交通灯的控制功能。

关键词：QuartusⅡ，交通灯控制器，模块，程序1.设计任务要求：1、功能：实现交通灯控制逻辑，控制红绿灯的亮和灭，并显示红绿灯的倒计时，东西车道和南北车道两条交叉道路上的车辆交替运行，每次通行时间都设为25秒；要求黄灯先亮5秒，才能变换运行车道2、输入信号：时钟信号clk为1kHz3、输出信号：红、绿、黄灯控制信号（高电平时亮），两位倒计时LED数码管（共阴极）显示码（静态显示方式）4、要求：系统由分频器（将1kHz时钟变为1Hz）、计数器（实现25秒和5秒的倒计时）、状态机（控制红绿灯的变换）、显示码译码器（将时间的BCD码转换成LED显示码）。