龙源期刊网
时间使用60进制的由来
作者：
来源：《科教新报》2019年第24期
把60作为一个进制这种计数方式最早源自于古巴比伦。
古巴比伦人认为一年有360天，每天太阳都会走步，也就是度，再加上古巴比伦人将六等分圆周相结合在一起，从而得出60
进制的计算方法。
除了源自于古巴比伦人的创造之外，还有一个重要的原因是，作为在任何一个时期都被认为是神圣的图形——圆形，当它被其半径6等分时，各中心角均为60度。
;除了角度和时间，60进制还应用于我们生活的方方面面。
相较于常见的10进制而言，60进制计算起来更加方便。
用數学的角度来分析的话，主要是因为60融通性比较好，通俗一点来讲，就是60可以被更多的自然数整除。
因为60有1、2、3、4、5、6、10、12、15、20、30、60这么多的约数，而10的约数较少。
在现实生活中，经常会出现某一数被分成2、3、4、5等分的情况，目前在广泛使用的1/4单位就是典型的例子。
4不能整除10，但能整除60，所以60进制更容易避开小数的复杂计算。
这也是为什么我们一般运用60进制来计算时间的原因了。
余木。
表1 十进制计数器功能表CP RD` LD` EP ET 工作状态×0 ××置零↑ 1 0 ××预置数× 1 1 0 1 保持× 1 1 ×0 保持↑ 1 1 1 1 计数连接方式如图：图2 十进制计数器（个位）2、十进制计数器（十位）电路图3 十进制计数器（十位）3、时钟脉冲电路图4 时钟脉冲电路4、置数电路图5 置数电路5、进位电路图6 进位电路6、译码显示电路图7 译码显示电路三、绘制原理图1、完整原理图图7 计数器原理图2、选定仪器列表仪器名称型号数量用途同步十进制计数器74LS160 2片极联构成60进制计数器与门与非门非门74LS21D74LS00D74LS04D各1个辅助设计构成其他计数器共阴极显示器DCD-HEX 2只显示数字计数电压源1个提供脉冲电压表二原理图仪器列表四、测试方案测试步骤：1）进入Multisim7界面图8 软件页面2）右击空白处，选择放置元件，进入元器件选择区，选择要放置的元件，然后单击好。
图9 放置元件3）放置好各种器件之后，即可进行线路连接，同时标明所需参数值。
设置元器件的参数时，用鼠标双击，弹出属性对话框，分别给元件赋值，并设置名称标号。
图10 元器件属性图4）确认电路无误后，即可单击仿真按钮，实现对电路的仿真工作。
5）观察结果看是否与理论分析的预测结果相同。
五、测试验证结果与分析1、验证结果以下两个仿真结果分别是计数器计数的仿真起点00和仿真终点59，之后计数器会自动恢复原来的00起点继续进行循环计数，并且进位输出灯会在59时发光。
图11 60进制计数器起点00 图12 60进制计数器终点592、理论分析本计数器由两个10进制计数器构成60进制计数器的接线图，右边的10进制计数器作为个位，左边的10进制计数器作为十位。
输入端全部接地，计数开始循环一周后通过置位法自动进行归00，之后再继续循环计数。
题目60计数器60进制计数器主要内容：利用QuartusII设计一个六十进制计数器。
该电路是采用整体置数法接成的六十进制计数器。
首先需要两片74160接成一百进制的计数器，然后将电路的60状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，从而得到六十进制计数器。
主要要求如下：（1）每隔1个周期脉冲，计数器增1；（2）当计数器递增到60时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数；（3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。
1方案选择与电路原理图的设计使用具有一定频率的时钟信号作为计数器的时钟脉冲作为同步控制信号，整体电路通过两片74160与其他门电路辅助等单元电路构成以实现置数进位功能。
图2.1为六十进制计数器的总体电路原理框图。
图1.1 电路原理框图1.1单元电路一：十进制计数器电路（个位）本电路采用74160作为十进制计数器，它是一个具有异步清零、同步置数、可以保持状态不变的十进制上升沿计数器。
每输入10个计数脉冲，计数器便工作一个循环，并且在进位端RCO产生一个进位输出信号。
其功能表如表2-1所示，连接方式如图2.2所示。
此片工作时进位端RCO在没有进位时RCO=0，因此第二片ENP·ENT＝0，第二片不工作。
表2-1 同步十进制计数器功能表在新建好的block文件的图形编辑窗口中双击鼠标，或点击图中“符号工具”按钮，或者选择菜单Edit下的Insert Symbol命令，即可对元件进行选择。
选择元件库中的ot hers—maxplus2—74160。
点击工具栏中Orthogonal Node Tool按钮便可以对端子间进行连线，其中值得注意的是，点击工具栏中Orthogonal Bus Tool按钮可以通过总线进行连接。
1.2 单元电路二：十进制计数器（十位）本电路同样采用74160作为十进制计数器，如图2.3所示。
60进制计数器verilog原理Verilog原理：实现60进制计数器Verilog是一种硬件描述语言，用于设计和开发数字电路。
在本文中，我们将使用Verilog来实现一个能够进行60进制计数的计数器。
首先，我们需要定义计数器的功能和输入输出。
对于一个60进制计数器，我们将使用一个8位的二进制数表示计数器的当前值。
计数器将具有一个时钟脉冲输入（clk）和一个复位输入（reset）。
接下来，我们将定义计数器的行为。
当时钟脉冲输入（clk）变为高电平时，计数器的值将递增1。
当计数器的值达到60时，它将被重置为0。
下面是使用Verilog实现60进制计数器的代码示例：```verilogmodule counter_60(input wire clk,input wire reset,output wire [7:0] count);reg [7:0] count;always @(posedge clk) beginif(reset)count <= 8'b0;else if(count == 8'b111011) // 当计数器的值达到60时，重置为0count <= 8'b0;elsecount <= count + 1;endendmodule```以上代码中，我们使用`reg`关键字声明了一个8位的寄存器`count`，用于存储计数器的当前值。
`always @(posedge clk)`表示在时钟上升沿触发时执行以下代码块。
在代码块中，我们首先检查复位信号（reset）是否为高电平。
如果是，计数器的值将被重置为0。
接下来，我们使用一个条件语句判断计数器的值是否为59（8'b111011）。
如果是，计数器的值将重置为0。
否则，计数器的值递增1。
最后，我们将计数器的值作为输出wire `count`进行输出。
通过将以上代码编译为Verilog硬件描述语言的通用代码格式，我们可以在FPGA或ASIC芯片上实现一个用于60进制计数的计数器。
