EDA技术P6-VHDL时序电路描述

，秒表开始计数；第二次按下按钮时，秒表停止计数； 第三次按下按钮时，秒表计数器继续计数；第四次按下 按钮时，秒表计数器停止计数，如此反复。若在停止计 数状态，按钮按下时间超过2s，则秒表计数器清零 状态机接收时钟信号clk、按钮信号x，2s定时到信号、 输出2s定时器启动信号two_ds、计数控制信号jishu和 复位信号reset 按钮按下时x=1，按钮抬起时x=0
有限状态机描述举例（二）
三.Quartus II和Modelsim仿真 a.新建VHDL文件，录入代码，注意保存文件名与实
体名称一致（state.vhd） b.新建工程，将编写好的源文件加入工程 c.编译，修改错误；编译通过后进行综合 d.通过ProcessingStartStart Test Bench
x=0 reset=1 jishu=0
two_ds=0
x=0 reset=1 jishu=0
two_ds=0
z4 暂停 止定时
有限状态机描述举例（二）
二、用两个描述该状态机 VHDL代码
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
two_ds=0
(x=1)& (two_dsd=0) reset=1
jishu=1 two_ds=1z6 复位two_d源自d=1 reset=0 jishu=0
two_ds=1
z5 判断2s
x=1 reset=1 jishu=1
two_ds=1
x=1 reset=1 jishu=0
two_ds=0
z3
--状态寄存器进程
begin
if clk'event and clk='1' then zt_now<=zt_next;

ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
PRO2: PROCESS (Q1) BEGIN IF Q1'EVENT AND Q1='1' THEN Q2 <= D; END IF; END PROCESS ;
QQ <= Q2 ;
...
4.2 寄存器描述及其VHDL语言现象
4.2.4 异步时序电路设计
图4-9 例4-15综合后的电路（Synplify综合）
B so e B so
u3sumcin
u2
f_ad cd oe ur sum
图4-11 全加器f_adder电路图及其实体模块
4.3 1位二进制全加器的VHDL描述
4.3.1 半加器描述
【例4-16】 LIBRARY IEEE;
--半加器描述(1)：布尔方程描述方法
USE IEEE.STD_LOGIC_1164.ALL;
BEGIN y <= a WHEN s = '0' ELSE b ;
END ARCHITECTURE one ;
4.1 多路选择器的VHDL描述
4.1.1 2选1多路选择器的VHDL描述
【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点
BEGIN
PROCESS (CLK,Q1)

直接根据真值表设计的全加器电路的VHDL示例程序。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY full_adder IS PORT ( dataA, dataB, carryin : IN STD_LOGIC ; sum : OUT STD_LOGIC ; carryout : OUT STD_LOGIC ) ; END ENTITY full_adder ; ARCHITECTURE rtl OF full_adder IS BEGIN sum <= dataA XOR dataB XOR carryin ; -- 和数满足逻辑异或关系 carryout <= ( dataA AND dataB ) OR ( dataA AND carryin ) OR ( dataB AND carryin ) ; END ARCHITECTURE rL示例程序： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY half_adder IS PORT( dataA, dataB : IN STD_LOGIC ; sum : OUT STD_LOGIC ; carry : OUT STD_LOGIC ) ; END ENTITY half_adder ; ARCHITECTURE dataflow OF half_adder IS BEGIN sum <= dataA XOR dataB ; -- 和数满足逻辑异或关系 carry <= dataA AND dataB ; -- 进位位满足逻辑与关系 END ARCHITECTURE dataflow ;
WHEN "0000" => q <= "1111111111111110" ; WHEN "0001" => q <= "1111111111111101" ; WHEN "0010" => q <= "1111111111111011" ; WHEN "0011" => q <= "1111111111110111" ; WHEN "0100" => q <= "1111111111101111" ; WHEN "0101" => q <= "1111111111011111" ; WHEN "0110" => q <= "1111111110111111" ; WHEN "0111" => q <= "1111111101111111" ; WHEN "1000" => q <= "1111111011111111" ; WHEN "1001" => q <= "1111110111111111" ; WHEN "1010" => q <= "1111101111111111" ; WHEN "1011" => q <= "1111011111111111" ; WHEN "1100" => q <= "1110111111111111" ; WHEN "1101" => q <= "1101111111111111" ; WHEN "1110" => q <= "1011111111111111" ; WHEN "1111" => q <= "0111111111111111" ; WHEN OTHERS => q <= "XXXXXXXXXXXXXXXX" ; END CASE ; ELSE q <= "1111111111111111" ; END IF ; END PROCESS ; END ARCHITECTURE rtl ;

图5-29 三态门电路结构
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第5章 VHDL基本语句
图5-30 三态门仿真结果
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第5章 VHDL基本语句
2、双向端口的设计 双向端口是通过控制三态门来实现的，如图5-31所示。当控制端en取
值为“1”时，三态门导通，数据可以从上面的OUTPUT端口输出；当控制
端取值为“0”时，三态门断开，即上面的OUTPUT端口被断开，数据只能 够从下面的INPUT端口输入。
于关键词，VHDL语法并不区分大小写，但当把“Z”作为一
个高阻态赋值给一个数据类型为STD_LOGIC的数据对象时， 必须是大写。这是因为在IEEE库中对STD_LOGIC数据类型的 预定义中已经将高阻态明确确定为大写字母“Z”。图5-29是 经过综合后的RTL电路结构。图5-30是三态门的仿真波形。当
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第5章 VHDL基本语句
5.4.1 三态门电路和双向端口的设计 1、三态门电路 三态门是驱动电路常用的器件，其输出除了高、低电平两种状态外，
还有第三种状态——高阻态。处于高阻态时，其输出相当于断开状态，没
有任何逻辑控制功能。 三态门的输出逻辑状态的控制是通过一个输入控制端en来实现的。当
en为高电平时，三态门呈现正常的逻辑“0”和逻辑“1”的输出；当en为
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第5章 VHDL基本语句
图5-33 例5-43仿真结果
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第5章 VHDL基本语句
5.4.2 编码器和译码器的设计 在数字电路中，需要建立特定的信息与二进制码间的联系。如果用若 干位二进制码代表特定意义的信息，就称为编码，即输入为特定信息，输 出为相应的二进制码。 常见的编码形式有：8421BCD编码、8线-3线编码、8线-3线优先编码、 10线-4线优先编码等。如果需要编码的信息量是N，则需要m位二进制码，