第五章 有源器件双极晶体管及其版图 学习指导 学习目标与要求 1．了解集成电路中有源器件的分类 2．了解集成电路中有源器件双极晶体管版图定义、内涵及实质，掌握集成电路中有源器件版图的特点
3．掌握集成电路中有源器件双极晶体管的特性、不同类型双极晶体管版图设计及双极晶体管版图的失配及匹配的设计技巧
4．基本掌握集成电路中有源器件双极晶体管版图设计方法 学习重点 1． 集成电路中有源器件双极晶体管的特性； 2． 不同类型双极晶体管版图设计及双极晶体管版图的失配及匹配的设计技巧。
学习难点 1．双极晶体管版图的失配及匹配的设计技巧 一、 双极型晶体管的工作原理 下图是一个NPN晶体管的简化模型，二极管D1代表晶体管的发射结、电流控制电流源I1代表通过反偏集电结的少子电流。电流增益是βF。端电流有如下关系：IC=βF*IB。
与MOS管不同，BJT要求有稳定的基极电流以维持集电极电流，因此双极型晶体管经常被称做电流控制型器件。这其实是一种误解，因为晶体管还可以被发射结电压驱动，该电压使D1导通并且为晶体管提供基极电流 晶体管处于正常放大区时，集电极电流IC，发射结电压VBE，发射极饱和电流IS，热电
压VT之间有如下关系：， 发射极饱和电流 由很多因素决定，包括基区和发射区扩散的杂质分布以及发射结的有效结面积。热电压VT与绝对温度线性相关，在298K（25°C）时为26mV。发射结电压
表现为负温度系数，约为-2mV/°C。
1. β值下降 β值受集电极电流的影响变化很大。下图显示了标准双极型工艺制造的小信号NPN管和横向PNP管的典型β曲线。 2. 雪崩击穿 发射结和集电结的击穿决定了一个双极型晶体管的最大工作电压。重要的三种击穿电压为VEBO，VCBO，VCEO等。
1） 集电极开路时发射结击穿电压表示为VEBO。对于标准双极型工艺制造的NPN晶体管， VEBO大约7V左右。 2） 发射极开路时集电极的击穿电压表示为VCBO，绝大多数晶体管的集电区和基区都是轻掺杂的，所以VCBO通常很大，对于标准双极型工艺制造的NPN晶体管VCBO的值从20V-120V。 3） 基极开路时集电极和发射极间的击穿电压用VCEO表示，由于β倍增效应，VCEO比VCBO要小得多。 4） 基极和发射极短接时，集电极和发射极之间的击穿电压用VCES表示。 5） 基极和发射极之间连接电阻，发射极和集电极间的击穿电压为VCER
3. 热击穿和二次击穿 双极型晶体管工作于相对较高的温度时容易产生一种失效机制，称之为热击穿。 随着晶体管逐渐变热，晶体管内稳定的电流流动区域会逐渐变小，直到所有电流都流过一个很小的温度很高的区域，称为热点。 存在稳定热点的晶体管经常会在关断时自毁。失效经常发生在电压远小晶体管所标VCEO的情况下。主要是因为集电结的雪崩效应产生的。这种意外的雪崩电压降低被称为二次击穿。这种现象是由于稳定热点的存在，从而导致晶体管内出现极大电流密度的结果。 热击穿和二次击穿通过限制晶体管的工作条件来避免。 4. NPN晶体管的饱和状态 当NPN晶体管的发射结和集电结都处于正偏时就会进入饱和工作状态。经常有意使功率晶体管进入饱和工作状态可以减低集电极-发射极饱和压降VCE并使功耗达到最小。然而遗憾的是，饱和状态也会带来很多问题。双极型晶体管意外进入饱和状态将比其他与设计相关的缺陷引发更多的电路故障。 饱和工作状态对分立和集成晶体管具有不同的影响。对于分立晶体管，饱和状态只会延长关断时间。高速晶体管电路通常内含抗饱和和位电路，或者采用可防止发生饱和的电流结构。 饱和情况对于结隔离工艺制作的双极型晶体管会带来更多影响。如下图
1） 当NPN管处于饱和状态且集电极正偏时，寄生PNP管导通，并向衬底转移过量的基极驱动。 2） 饱和NPN管还可以提供不希望的衬底电流。 3） 饱和也会引起一种称为电流翘曲的失效机制。
5. 寄生NPN晶体管的饱和状态 如下图，标准双极工艺制作的横向PNP管的剖面图。 寄生的PNP管QP1代表不希望出现的注入到衬底的空穴流。寄生的PNP管QP2代表饱和状态时横向流过隔离区侧壁的空穴流。 6. 双极型晶体管的寄生效应 寄生双极型晶体管的完整模型如下图：
1） 集电结电容CBC和集电区-衬底结电容CCS限制了晶体管的工作频率。 2） 二极管DBE，DBC，DCS的雪崩击穿电压限定了晶体管的工作电压。 3） RE，RB，RC分别代表发射区、基区和集电区扩散形成的集成电阻
二、 标准双极型小信号晶体管 1. 标准双极型NPN晶体管 标准双极型NPN晶体管的关键特征如下图所示。 构造小信号NPN晶体管，小信号NPN晶体管通常采用正方形或者矩形的发射区。 大多数小尺寸晶体管都采用正方形或者矩形发射区，这样既能充分利用面积又可保持大的面积-周长比，更大的发射区会更加深入基区，从而减小中性基区的宽度。 为了使发射极电阻降到最小，发射区接触孔应尽可能的多覆盖发射区。 为了节省面积，通常只在发射区的一侧形成基区接触孔，从而减小基极电阻。
窄发射区晶体管和双极型晶体管的构造如下图所示。 2. 标准双极型工艺衬底PNP晶体管 标准双极工艺不能制造完全隔离的纵向PNP晶体管。尽管某些工艺同时提供了纵向NPN晶体管和PNP晶体管，但是这些互补双极工艺要求增加额外的工艺步骤，作为一种折中，标准双极工艺提供了一种纵向晶体管，称为衬底PNP晶体管。如下图： 构造小信号衬底PNP晶体管，衬底PNP晶体管的三种类型如下图。 3. 标准双极型横向PNP晶体管 尽管标准双极工艺不能制造完全隔离的纵向PNP管，但是却提供了隔离的横向PNP管。
1） 横向PNP管的β值至少同5个因素有关：发射注入效率，基区掺杂，基区复合率，基区宽度和集电极效率。 2） 版图设计者可以通过拉近或分开发射区和集电区的间距来改变基区宽度。 构造小信号横向PNP晶体管，横向PNP晶体管通常由一个小的塞子状的基区扩散区和一个较大的环形基区扩散区组成。
1） 中心的塞子状的基区扩散区是晶体管的发射区，周围环状的基区扩散区是集电区。 2） 场板阻止了由于电荷分散或与邻近集电区间电场的相互作用而引起的表面反型或堆积。 一种分裂集电极横向PNP管如下图。
1） 图A有两个集电区，实际上相当于两个独立的晶体管。 2） 图B的集电区被划分成更多的部分，具有1/4等分的集电区。 3） 图C包含3个1/6的集电区和2个1/4的集电区。 方形PNP晶体管如下图，这种形式的PNP管比先前的圆形更加容易设计。 4. 高电压双极型晶体管 通常击穿电压由版图形状决定。当版图中存在尖锐的拐角时，扩散结的击穿电压就会略有下降。
1） 图A的晶体管只将基区扩散的拐角改为圆形倒角，此举足以获得所要求的VCEO。 2） 图B将基区、NBL和隔离区的拐角都做成圆角的NPN晶体管。
5. 超βNPN晶体管 某些标准双极工艺流程中提供工艺扩展用于制造具有极高β值的晶体管，这些器件被称为超β晶体管。 β值超过5000的晶体管是可以制造的，但是这些晶体管的厄利电压和穿通电压只有几个伏特。所以超β晶体管只有在极限情况下才会使用。 下图两种晶体管的唯一区别是对扩散区扩散的选择。经过修改的发射区扩散可以生成小于0.1um的有效中性基区宽度。
三、 CMOS和BiCMOS工艺小信号双极型晶体管 1. CMOS工艺PNP晶体管 图A叉指状版图非常有用。这种晶体管采用长的最小宽度条状PMoat作为发射区，并与条状NMoat区相互间隔。器件中尽量少做发射区接触孔以将发射区去偏压限制在几百个微伏以内。 如果去偏压不是很严重，则采用大的方形发射区并在中心放置一个小接触孔的结构，可获得更好的特性。如图B所示。
2. 改进型的CMOS工艺PNP晶体管 改进型的CMOS工艺PNP晶体管如下图所示，它使用环形多晶硅栅作为中性基区的场板。 3. 浅阱晶体管 通常使用3种阱，深Ｎ阱用于高压PMOS，浅N阱用于低压PMOS，浅P阱用于低压NMOS。 浅阱晶体管主要表现出以下两个问题：基区穿通和表面沟道的形成。
4. 模拟BiCMOS双极型晶体管 N阱相对较浅的结深限制了CDI NPN晶体管的工作电压通常只有15~20V，有一种结构可以提高工作电压，但要以减小安全工作区面积和降低厄利电压为代价。与CDI NPN管相比，基区晶体管没有采用N阱。与CDI NPN管相比，这种扩展基区结构具有更高的平面集电结击穿电压。
5. 高速双极型晶体管 限制实际晶体管性能主要有4个因素：饱和、结电容、基极电阻和基区渡越时间。饱和对于双极型晶体管的开关速度影响最大，所以优先考虑。结电容对于开关速度有很坏的影响，可通过减小结面积来减小结电容。如下图。基区电阻是另一个限制制作高速双极型晶体管的主要障碍。 6. 多晶硅发射极晶体管 发射区的横向扩展决定了基区埋层电阻、发射结电容和集电结电容的大小，这些都是决定晶体管开关速度的关键因素。 多种因素共同限制了传统发射区扩散的深度。（硅化消耗厚度、短发射区效应） 传统发射区扩散及净发射区扩散所产生的问题最终导致了多晶硅发射极晶体管的出现。
多晶硅发射极晶体管的优点： 1） 高发射极注入效率：使得基区可以通过提高掺杂浓度来减小基极电阻。 2） 生成的发射结深度可以被精确的控制。 3） 中性基区宽度的减小可降低基区渡越时间并提高晶体管的速度。 4） 更薄的基区和发射区同样允许使用更薄的外延层，极大地减小了深N+和N阱的横向扩散，大大减小了晶体管的整体尺寸。
7. 氧化隔离晶体管 部分或者完全的氧化隔离能够显著的降低结电容，这将提高晶体管的开关速度。
