AD9779A的寄存器配置及PLL频带优化

1 应用需求在实际应用中，FPGA的工作时钟频率可能在几个时间段内变动，对于与之相关的锁相环（PLL），若PLL的输入时钟在初始设定的时钟频率的基础上变化不太大时，PLL一般可以自己调整过来，并重新锁定时钟，获得正确的时钟输出；但是，若PLL的输入时钟频率较之原来设定的时钟频率变化较大时（比如，PLL输入时钟频率由50MHz变为200MHz），PLL将无法重新锁定时钟，其输出时钟频率将变为不确定的值。

对于后面这种情况，一般的可有两种处理方法：方法一，是针对不同的输入时钟使用不同的PLL分别进行配置，当输入时钟变化时，内部逻辑根据不同PLL的锁定情况，选择合适的时钟作为工作时钟；方法二，是利用FPGA开发厂商提供的PLL可重新配置宏（比如Altera的ALTPLL_RECONFIG宏模块），通过对其参数进行重新设定，然后，实时地重新配置PLL，使其在新的输入时钟下可以正常锁定和工作。

方法一的实现较为直观，但需要更多的PLL资源；方法二则通过对原来的PLL资源进行参数的重新配置，使其适应新的工作时钟，其实现较为复杂，但不需要额外的PLL资源。

FPGA内的PLL能否实时地实现重新配置，与该FPGA是否提供相关的可重新配置机制有关，具体请参考相应厂商的FPGA的使用手册。

本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。

2 PLL原理与可重配置PLLPLL结构与原理锁相环（PLL，Phase Lock Loop）主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。

PLL一般由模拟电路所实现，其结构如图2-1所示。

图2-1锁相环（PLL）结构PLL工作的原理：PLL采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。

AD9954与PLL结合0 引言频率合成技术作为现在电子系统中的一种关键技术，已广泛应用于通信、雷达、电子对抗、定位导航、广播电视、遥测遥控、仪器仪表等许多领域并得到了快速的发展，它是用一个或多个高稳定、高精确度的标准频率源作为参考，通过对频率进行加、减、乘、除等一系列变换，从而产生同样高稳定度和精确度的大量离散频率的技术。

频率合成器的实现方式有4种：直接模拟频率合成器(DAS)、锁相环频率合成器(PLL)、直接数字频率合成器(AD9954)和混合结构(PLL+AD9954)。

其中，第1种已很少使用，第2～4种都有广泛的使用。

应根据频率合成器的使用场合、指标要求确定具体使用哪种方案。

随着电子技术的不断发展，各类电子系统对频率合成器的要求越来越高，对相位噪声、频率转换时间、频率分辨率、相对工作带宽、体积及功耗等多种指标也提出了更高的要求。

在某项课题研究中，根据接收机的结构，接收机需要频综部分提供一个1 514 MHz(77 200 MHz／51△1 514 MHz)的下变频本振信号，为实现载波同步，需要快速地调整下变频本振信号的频率、相位，其频率调整X围不大，在10 MHz以内。

如果单独选用锁相环频率合成器(PLL)，那么可实现结构简单、体积小、易于集成、调试方便、杂散低等优点，但是频率转换时间相对较长，而直接数字频率合成器(AD9954)是一个全数字化的系统，具有易于集成、极快的跳频速度、极高的频率分辨率和频率切换时相位连续等优点，缺点就是杂散比较大、输出频率低。

所以根据这两种频率合成器的特点，本文采用AD9954和PLL相结合，利用AD9954作为参考信号源，以AD9954激励PLL的频率合成方案。

1 系统原理以AD9954激励PLL的基本原理组成框图如图1所示，采用高稳定的石英晶体振荡器作为AD9954的参考时钟源；通过FPGA把频率控制字和相位控制字写入AD9954内部的寄存器中，AD9954便可以产生一个频率和相位都可编程控制的模拟正弦波输出；然后把AD9954的输出信号作为PLL的参考信号；最后根据期望输出的信号频率，设定分频器的分频比N，便得到了频率为AD9954输出频率N／R倍的时钟信号。

A/D寄存器说明1、ATD0控制寄存器2---ATD0CTL2ATD0CTL2主要控制ATD0的启动、状态标志以及上电模式，对寄存器进行写操作时，将中断当前的转化过程。

寄存器ATD0CTL2如图18所示：图18ATD0CTL2寄存器ADPU：A/D 使能控制位，相当于一个开关，用来启动/禁止A/D转换1 = A/D 模块上电0 = 禁止A/D，以减少功耗AFFC：A/D 快速转换完成标志位清零1 = 快速标志位清零顺序，每次读取结果寄存器自动清零0 = 正常标志位清零顺序，需要软件方式对状态标志位清零AW AI：A/D 等待模式1 = 等待模式下，ATD继续运行0 = 等待模式下，ATD停止运行，以降低功耗ETRIGP、ETRIGLE、ETRIGE:ETRIGLE ETRIGP ETRIGE描述x x 0 忽略外部触发0 0 1 下降沿触发0 1 1 上升沿触发1 0 1 低电平触发1 1 1 高电平触发接收到外部触发时，启动A/D转换，否则不进行转换。

0--忽略外部触发；1--有外部触发时开始转换，此时AN7不能用于A/D转换。

ASCIE：A/D 转化序列转换结束中断使能控制位1 = 允许ATD转换序列转换结束后发生中断0 = 禁止ATD 中断ASCIF：A/D转换序列转换结束中断标志，只用于读。

1 = 发生中断0 = 为发生中断2、ATD0控制寄存器3---ATD0CTL3ATD0CTL3主要控制结果寄存器的映射，设置转换序列的长度，还可以暂时冻结ATD0模块，尤其确定ATD0在BDM状态下的行为。

寄存器ATD0CTL3如图19所示：图19ATD0CTL3寄存器S1C、S2C、S4C、S8C：转换序列长度选择位控制位【注意】ATD的每次启动要进行若干次扫描循环，每次扫描循环称为一个转换序列。

FIFO：结果寄存器FIFO模式控制位，1 = 结果寄存器映射到转换序列0 = 结果寄存器没有映射到转换序列3、ATD0控制寄存器4---ATD0CTL4ATD0CTL4用于选择时钟，选择采样转换时间以及选择8位/10位转换方式。