EDA—VHDL的四位全加器

实验一4位全加器的设计一、实验目的：1 熟悉QuartusⅡ与ModelSim的使用；2 学会使用文本输入方式和原理图输入方式进行工程设计；3 分别使用行为和结构化描述方法进行四位全加器的设计；4 理解RTL视图和Technology Map视图的区别；5 掌握简单的testbench文件的编写。

二、实验原理：一个4位全加器可以由4个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的进位输入信号cin相接。

三、实验内容：1.QuartusII软件的熟悉熟悉QuartusⅡ环境下原理图的设计方法和流程，可参考课本第4章的内容，重点掌握层次化的设计方法。

2.设计1位全加器原理图设计的原理图如下所示：VHDL源程序如下（行为描述）：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity f_add_bev is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : out std_logic;CO : out std_logic);end entity;architecture bev of f_add_bev isbegin(CO,S)<=('0',A)+('0',B)+('0',CIN);end bev;VHDL源程序如下（行为描述）的RTL与technology map视图VHDL源程序如下（数据流描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_fl is(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic);end entity;architecture fl of f_add_fl isbeginS<=A XOR B XOR CIN;CO<=((A XOR B)AND CIN)OR(A AND B);end fl;VHDL源程序如下（数据流描述）的RTL与technology map视图：VHDL源程序如下（结构化描述）：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;entity f_add_con isport(A : in std_logic;B : in std_logic;CIN : in std_logic;S : OUT std_logic;CO : out std_logic );end entity;architecture con of f_add_con is COMPONENT hadd_vhdPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;s : OUT STD_LOGIC );END COMPONENT;SIGNAL S1:STD_LOGIC;SIGNAL CO1:STD_LOGIC;SIGNAL CO2:STD_LOGIC;beginh_add1 : hadd_vhdport map(a => a,B => B,S => S1,CO => CO1);h_add2 : hadd_vhdport map(a => S1,B => CIN,S => S,CO => CO2);CO<=CO1 OR CO2;end con;VHDL源程序如下（结构化描述）的RTL与technology map视图：Testbench文件源程序如下：LIBRARY cycloneiii ;LIBRARY ieee ;USE cycloneiii.cycloneiii_components.all ;USE ieee.std_logic_1164.all ;ENTITY f_add_fl_tb ISEND ;ARCHITECTURE f_add_fl_tb_arch OF f_add_fl_tb ISSIGNAL A : STD_LOGIC :='0';SIGNAL CO : STD_LOGIC ;SIGNAL CIN : STD_LOGIC :='0'; SIGNAL B : STD_LOGIC :='0'; SIGNAL S : STD_LOGIC ;COMPONENT f_add_flPORT (A : in STD_LOGIC ;CO : buffer STD_LOGIC ;CIN : in STD_LOGIC ;B : in STD_LOGIC ;S : buffer STD_LOGIC );END COMPONENT ;BEGINDUT : f_add_flPORT MAP (A => A ,CO => CO ,CIN => CIN ,B => B ,S => S ) ;A<=NOT A AFTER 0.25US;B<=NOT B AFTER 0.5US;CIN<=NOT CIN AFTER 1US;END ;功能仿真波形如下：时序仿真波形如下：3.利用层次化原理图方法设计4位全加器（1）生成新的空白原理图，作为4位全加器设计输入（2）利用已经生成的1位全加器作为电路单元，设计4位全加器。

可编程逻辑器件设计大作业题目四位全加器设计学院自动化与电气工程学院班级姓名学号2104年12月30 日目录摘要 01.设计目的 (1)2.设计要求 (1)3.设计原理 (1)3.1.四位全加器 (1)3.2.四位全加器的原理图 (3)4.设计方案 (3)4.1.仿真软件 (3)4.2.全加器原理 (4)4.2.1一位全加器的设计与原理 (4)4.2.2四位全加器的原理及程序设计 (4)5.程序设计 (6)6.仿真及结果 (7)总结与体会 (9)参考文献 (10)摘要VHDL主要用于描述数字系统的结构，行为，功能和接口。

除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。

VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。

在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。

这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。

本次设计是用VHDL语言设计四位全加器，并用Quartus II仿真。

关键词：VHDL 四位全加器Quartus II四位全加器设计1.设计目的复习加法器的原理，掌握加法器的设计实现方法，设计实现数字系统设计中常用的4位全加器，在此基础上进一步熟悉MAX+PLUSⅡ或Quartus II软件的使用方法，熟练掌握EDA的图形编程方法、开发流程、以及组合逻辑电路的设计、分析、综合、仿真方法。

2.设计要求1）复习EDA的相关技术与方法；2）掌握VHDL或者Verilog语言，并要求能编写程序。

3）Quartus软件的使用：掌握程序编辑、编译、调试、仿真方法。

4）设计相关简单的电路，完成既定的功能。

3.设计原理3.1.四位全加器加法器是数字系统中的基本逻辑器件。

4位并行加法器代码4 位并行加法器是用于将两个 4 位二进制数相加的电路。

这可以通过使用逻辑门（如XOR、AND、OR）来实现。

下面是一个简单的VHDL 代码示例，用于实现一个4位全加器和一个4位并行加法器：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity FullAdder isPort ( A : in STD_LOGIC_VECTOR(3 downto 0);B : in STD_LOGIC_VECTOR(3 downto 0);Cin : in STD_LOGIC;Sum : out STD_LOGIC_VECTOR(3 downto 0);Cout : out STD_LOGIC);end FullAdder;architecture Behavioral of FullAdder isbeginprocess(A, B, Cin)variable temp : STD_LOGIC_VECTOR(3 downto 0);begintemp(0) := A(0) XOR B(0) XOR Cin;temp(1) := (A(1) AND B(1)) OR (B(1) AND Cin) OR (A(1) AND Cin);temp(2) := (A(2) AND B(2)) OR (B(2) AND Cin) OR (A(2) AND Cin);temp(3) := (A(3) AND B(3)) OR (B(3) AND Cin) OR (A(3) AND Cin);Sum <= temp;Cout <= (A(3) AND B(3)) OR ((A(2) XOR B(2)) AND (A(3) AND B(3))) OR((A(1) XOR B(1)) AND (A(2) XOR B(2)) AND (A(3) AND B(3))) OR((A(0) XOR B(0)) AND (A(1) XOR B(1)) AND (A(2) XOR B(2)) AND (A(3) AND B(3)));end process;end Behavioral;entity FourBitParallelAdder isPort ( A : in STD_LOGIC_VECTOR(3 downto 0);B : in STD_LOGIC_VECTOR(3 downto 0);Sum : out STD_LOGIC_VECTOR(3 downto 0);Cout : out STD_LOGIC);end FourBitParallelAdder;architecture Behavioral of FourBitParallelAdder issignal Cin, C1, C2, C3 : STD_LOGIC;signal S1, S2, S3 : STD_LOGIC_VECTOR(3 downto 0);beginCin <= '0';U1: entity work.FullAdder port map (A(0), B(0), Cin, S1(0), C1);U2: entity work.FullAdder port map (A(1), B(1), C1, S2(0), C2);U3: entity work.FullAdder port map (A(2), B(2), C2, S3(0), C3);U4: entity work.FullAdder port map (A(3), B(3), C3, Sum(0), Cout);Sum <= S3(3 downto 0) & S2(3 downto 0) & S1(3 downto 0);end Behavioral;这里有两个实体：FullAdder 实体表示一个4位全加器，而FourBitParallelAdder 实体使用了四个 FullAdder 实体，从而实现了4位并行加法器。

E D A 技术及应用实验报告实验一：八位全加器的设计一、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。

二、实验原理加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。

这样，多位数加法器由 4 位二进制并行加法器级联构成是较好的折中选择。

因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

将两个四位并行全加器串联得到八位全家器，设计框图如下图所示：三、实验内容1、4位全加器的VHDL语言设计源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FULLADDER4 ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4:OUT STD_LOGIC);END ENTITY FULLADDER4;ARCHITECTURE ART OF FULLADDER4 ISSIGNAL S5,A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<='0' & A4;B5<='0' & B4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;时序仿真：输入A4=1101；B4=1010；C4=0；输出CO4=1；S4=0111；结果正确。