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数电实验实验报告

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数字电路实验报告

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实验一组合逻辑电路分析

一．试验用集成电路引脚图

74LS00集成电路 74LS20集成电路

四2输入与非门双4输入与非门

二．实验内容

1.实验一

自拟表格并记录:

A B C D Y A B C D Y

0 0 0 0 0 1 0 0 0 0

0 0 0 1 0 1 0 0 1 0

0 0 1 0 0 1 0 1 0 0

0 0 1 1 1 1 0 1 1 1

0 1 0 0 0 1 1 0 0 1

0 1 0 1 0 1 1 0 1 1

0 1 1 0 0 1 1 1 0 1

0 1 1 1 1 1 1 1 1 1

2.实验二

密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD是什么？ X12.5 V ABCDU1A74LS00NU2A74LS00NU3A74LS00N逻辑指示灯：灯亮表示“1”，灯灭表示“0”ABCD按逻辑开关，“1”表示高电平，“0”表示低电平 .

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ABCD接逻辑电平开关。

最简表达式为：X1=AB’C’D密码为： 1001

表格为：

A B C D X1 X2 A B C D X1 X2

0 0 0 0 0 1 1 0 0 0 0 1

0 0 0 1 0 1 1 0 0 1 1 0

0 0 1 0 0 1 1 0 1 0 0 1

0 0 1 1 0 1 1 0 1 1 0 1

0 1 0 0 0 1 1 1 0 0 0 1

0 1 0 1 0 1 1 1 0 1 0 1

0 1 1 0 0 1 1 1 1 0 0 1

0 1 1 1 0 1 1 1 1 1 0 1

三.实验体会：

1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。

2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片，和使用仿真软件来设计和构造逻辑电路来求解。

实验二组合逻辑实验（一）半加器和全加器

一．实验目的

1. 熟悉用门电路设计组合电路的原理和方法步骤

二．预习内容

1. 复习用门电路设计组合逻辑电路的原理和方法步骤。

2. 复习二进制数的运算。

3. 用“与非门”设计半加器的逻辑图。

4. 完成用“异或门”、“与或非”门、“与非”门设计全加器的逻辑图。

5. 完成用“异或”门设计的3变量判奇电路的原理图。

三．元件参考 U1A74LS00DU1B74LS00DU1C74LS00DU1D74LS00DU2A74LS00DU2B74LS00DU2C74LS00DU3A74LS20DX12.5 V X22.5 V VCC5VAＢＣD .

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依次为74LS283、74LS00、74LS51、74LS136

其中74LS51：Y=（AB+CD）’，74LS136：Y=A⊕B（OC门）

四．实验内容

1. 用与非门组成半加器，用或非门、与或非门、与非门组成全加器（电路自拟）

半加器

全加器

被加数Ai 0 1 0 1 0 1 0 1

加数Bi 0 0 1 1 0 0 1 1

前级进位Ci-1 0 0 0 0 1 1 1 1

和Si 0 1 1 0 1 0 0 1

新进位Ci 0 0 0 1 0 1 1 1

2. 用异或门设计3变量判奇电路，要求变量中1的个数为奇数是，输出为1，否则为0. U1NOR2U2NOR2U3NOR2U4NOR2U5NOR2S

CU1A74LS136DU1B74LS136DU2C74LS00DR11kΩR21kΩVCC5VU3A74LS51D81121391011J1Key = AJ2Key = BJ3Key = CSi2.5 V

Ci2.5 V .

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3变量判奇电路

输入A 0 0 0 0 1 1 1 1

输入B 0 0 1 1 0 0 1 1

输入C 0 1 0 1 0 1 0 1

输出L 0 1 1 0 1 0 0

1

3. “74LS283”全加器逻辑功能测试

测试结果填入下表中：

被加数A4A3A2A1 0111 1001

加数B4B3B2B1 0001 0111

前级进位C0 0或1 0或1

和S4S3S2S1 1000 1001 0000 0001

新进位C4 0 0 1 1

五．实验体会：

1.通过这次实验，掌握了熟悉半加器与全加器的逻辑功能

2.这次实验的逻辑电路图比较复杂，涉及了异或门、与或非门、与非门三种逻辑门，在接线时应注意不要接错。各芯片的电源和接地不能忘记接。

实验三组合逻辑实验（二）数据选择器和译码器的应用

一．实验目的

熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法 VCC5VJ1Key = AJ2Key = BJ3Key = CU1A74LS136DU1B74LS136DR11kΩX12.5 V .

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二．预习内容

1. 了解所有元器件的逻辑功能和管脚排列

2. 复习有关数据选择器和译码器的内容

3. 用八选一数据选择器产生逻辑函数L=ABC+ABC’+A’BC+A’B’C和L=A⊕B⊕C

4. 用3线—8线译码器和与非门构成一个全加器

三．参考元件

数据选择器74LS151,3—8线译码器74LS138.

四．实验内容

1.数据选择器的使用：

当使能端EN=0时，Y是A2,A1,A0和输入数据D0~D7的与或函数，其表达式为：

Y=∑mi∗Di7i=0（表达式1）

式中mi是A2,A1,A0构成的最小项，显然当Di=1时，其对应的最小项mi在与或表达式中出现。当Di=0时，对应的最小项就不出现。利用这一点，不难实现组合电路。

将数据选择器的地址信号A2,A1,A0作为函数的输入变量，数据输入D0~D7作为控制信号，控制各最小项在输出逻辑函数中是否出现，是能端EN始终保持低电平，这样，八选一数据选择器就成为一个三变量的函数产生器。

①用八选一数据选择器74LS151产生逻辑函数

将上式写成如下形式：L=m1D1+m3D3+m6D6+m7D7

该式符合表达式1的标准形式，显然D1、D3、D6、D7都应该等于1，二式中没有出现的最小项m0、m2、m4、m5，它们的控制信号D0、D2、D4、D5都应该等于0。由此可画出该逻辑函数产生器的逻辑图。

L=ABC+ABC’+A’BC+A’B’C

②用八选一数据选择器74LS151产生逻辑函数

根据上述原理自行设计逻辑图，并验证实际结果。 U174LS151D~W6D04D13D22D31D415D514D613D712A11C9B10Y5~G7VCC5VX12.5 V

J1Key = AJ2Key = BJ3Key = C .

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2.3线—8线译码器的应用

用3线—8线译码器74LS138和与非门构成一个全加器。写出逻辑表达式并设计电路图，验证实际结果。

3.扩展内容

用一片74LS151构成4变量判奇电路

五、实验体会

1.数据选择器用来对数据进行选择，特别选择适用于函数的分离，是比较常用的组合逻辑器件；译码器用于数据的编码与译码中，也是较常用的逻辑器件。

2.集成的组合逻辑电路也是有简单的门电路组合而成，可以根据对逻辑电路的连接,集成的逻辑器件之间可以相互转化，功能也进行了扩展了。

实验四：触发器和计数器

一、 实验目的

1、 熟悉J-K触发器的基本逻辑功能和原理。

2、 了解二进制计数器工作原理。 U174LS138DY015Y114Y213Y312Y411Y510Y69Y77A1B2C3G16~G2A4~G2B5U2A74LS20DU2B74LS20DJ1Key = AJ2Key = BJ3Key = CVCC5VX12.5 V

X22.5 V

U174LS151D~W6D04D13D22D31D415D514D613D712A11C9B10Y5~G7J1Key = DJ2Key = AJ3Key = BJ4Key = CU2A7404NVCC5VX12.5 V .

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3、 设计并验证十进制，六进制计数器。

二、 预习内容

1、 复习有关R-S触发器，J-K触发器，D触发器的内容。

触发器是构成时序逻辑电路的基本逻辑单元，具有记忆、存储二进制信息的功能。

从功能上看，触发器可分为RS、D、JK、T、T’等几种类型。上述几种触发器虽然功能不同，但相互之间可以转换。边沿触发器是指，只有在时钟脉冲信号CP的上升沿或者是下降沿到来时，接收此刻的输入信号，进行状态转换，而在其它任何时候输入信号的变化都不会影响到电路的状态。

2、 预习有关计数器的工作原理。

统计输入脉冲个数的过程计数。能够完成计数工作的电路成为计数器。计数器的基本功能是统计时钟脉冲的个数，即实现计数操作，也用于分频、定时、产生节拍脉冲等。计数器的种类很多，根据计数脉冲引入方式的不同，将计数器分为同步计数器和异步计数器；根据计数过程中计数变化趋势，将计数器分为加法计数器、减法计数器、可逆计数器；根据计数器中计数长度的不同，可以将计数器分为二进制计数器和非二进制计数器（例如十进制、N进制）。

二进制计数器是构成其他各种计数器的基础。按照计数器中计数值的编码方式，用n表示二进制代码，N表示状态位，满足N=2“的计数器称作二进制计数器。74LS161D是常见的二进制加法同步计数器

3、 用触发器组成三进制计数器。设计电路图。

4、 用 74 LS 163和与非门组成四位二进制计数器，十进制计数器，六进制计数器。设计电路图。

三、 参考元件

74LS00 74LS107

74LS74 74LS163

四、实验内容

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数电 计数器 实验报告

数电 计数器 实验报告

数电 计数器 实验报告

《数电 计数器 实验报告》

实验目的：通过实验，掌握计数器的工作原理及其应用。

实验仪器：数电实验箱、示波器、计数器芯片、电源等。

实验原理：计数器是一种能够记录输入脉冲信号次数的电子设备，它能够实现数字信号的计数功能。在实验中，我们将使用计数器芯片来实现二进制计数器的功能，通过观察输出信号的变化来了解计数器的工作原理。

实验步骤：

1. 将计数器芯片连接到数电实验箱上，并接入示波器以观察输出信号。

2. 将电源接通，调节示波器参数，观察计数器的输出波形。

3. 输入不同的脉冲信号，观察计数器的计数变化。

4. 通过改变输入信号的频率和幅度，观察计数器的响应情况。

实验结果：通过实验观察，我们发现计数器能够准确地记录输入脉冲信号的次数，并且能够按照二进制的方式进行计数。当输入信号的频率增加时，计数器的计数速度也相应增加，而当输入信号停止时，计数器的计数也停止。

实验结论：计数器是一种非常重要的数字电路元件，它在数字系统中具有广泛的应用。通过本次实验，我们深入了解了计数器的工作原理及其特性，为今后的数字电路设计和应用打下了坚实的基础。

总结：本次实验通过实际操作，让我们对计数器有了更深入的了解，同时也增强了我们对数字电路的理解和应用能力。希望通过今后的实验和学习，我们能够更加熟练地掌握数字电路的相关知识，为今后的工程实践打下坚实的基础。

数电实验报告触发器及其应用(共10篇)

数电实验报告触发器及其应用(共10篇)

数电实验报告触发器及其应用(共10篇)

1、实验目的：掌握触发器的原理和使用方法，学会利用触发器进行计数、存储等应用。

2、实验原理：

触发器是一种多稳态数字电路，具有存储、计数、分频、时序控制等功能。常见的触发器有RS触发器、D触发器、T触发器、JK触发器等。

RS触发器是由两个交叉互连的反相器组成的，它具有两个输入端R(复位)和S(置位)，一个输出端Q。当输入R=1，S=0时，Q=0;当输入R=0，S=1时，Q=1;当R=S=1时，无法确定Q的状态，称为禁态。

JK触发器是将RS触发器的两个输入端合并在一起而成，即J=S，K=R，当J=1，K=0时，Q=1;当J=0，K=1时，Q=0;当J=K=1时，Q反转。JK触发器具有启动、停止、颠倒相位等功能。

D触发器是由单个输入端D、输出端Q和时钟脉冲输入端组成的，当时钟信号上升沿出现时，D触发器的状态发生改变，如果D=1，Q=1;如果D=0，Q=0。

T触发器只有一个输入端T和一个输出端Q，在每个时钟脉冲到来时，T触发器执行T→Q操作，即若T=1，则Q取反；若T=0，则Q保持不变。

触发器可以组成计数器、分频器、存储器、状态机等各种数字电路，被广泛用于计算机、控制系统等领域。

3、实验器材：

数码万用表、示波器、逻辑分析仪、CD4013B触发器芯片、几个电阻、电容、开关、信号发生器等。

4、实验内容：

4.1 RS触发器测试

利用CD4013B芯片来测试RS触发器的功能，在实验中将RS触发器的输入端分别接入CD4013B芯片的端子，用示波器观察输出端的波形变化，并记录下输入输出关系表格，来验证RS触发器的工作原理。

具体实验步骤如下： 将CD4013B芯片的端子按如下接线方式连接：RST1,2脚接入+5V电源，C1个100nF的电容与单位时间5 ns的外部时钟信号交替输入接口CLK，以模拟器件为master时，向器件提供单个时钟脉冲。测试时选择适宜的数据输入，R1和S2另一端程+5V，S1和R2另一端连接接地GND,用万用表测量各端电压，电容缓存的电压。

数电实验报告1

数电实验报告1

实验一 门电路逻辑功能及测试

一、实验目的

1、熟悉门电路逻辑功能。

2、熟悉数字电路学习机及示波器使用方法。

二、实验仪器及材料

1、双踪示波器

2、器件

74LS00 二输入端四与非门 2片

74LS20 四输入端双与非门 1片

74LS86 二输入端四异或门 1片

74LS04 六反相器 1片

三、预习要求

1、复习门电路工作原理相应逻辑表达示。

2、熟悉所有集成电路的引线位置及各引线用途。

3、了解双踪示波器使用方法。

四、实验内容

实验前按学习机使用说明先检查学习机是否正常，然后选择实验用的集成电路，按自己设计的实验接线图接好连线，特别注意Vcc及地线不能接错。线接好后经实验指导教师检查无误方可通电。试验中改动接线须先断开电源，接好线后在通电实验。

1、测试门电路逻辑功能。

（1）选用双输入与非门74LS20一只，插入面包板，按图

连接电路，输入端接S1~S4(电平开关输入插口)，输

出端接电平显示发光二极管（D1~D8任意一个）。

（2）将电平开关按表1.1置位，分别测出电压及逻辑状态。（表1.1）

输入 输出

1 2 3 4 Y 电压(V)

H H H H 0 0.11

L H H H 1 4.23

L L H H 1 4.23

L L L H 1 4.23

L L L L 1 4.23 2、异或门逻辑功能测试

（1）选二输入四异或门电路74LS86，按图接线，输入端1﹑2﹑4﹑5接电平开关，输出端A﹑B﹑Y接电平显示发光二极管。

（2）将电平开关按表1.2置位，将结果填入表中。

表 1.2

3、逻辑电路的逻辑关系

数电实验报告

数电实验报告

一，实验结果分析

实验一：Quartus II 原理图输入法设计

（2） 实验名称：设计实现全加器

实验任务要求：用实验内容（1）中生成的半加器模块和逻辑门设计实现一个全加器，仿真并验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。

原理图：

仿真波形图：

仿真波形图分析：输入a,b代表加数与被加数，输入c代表低位向本位的进位。输出s代表本位和，输出co代表向高位的进位。 VCCcINPUTVCCaINPUTVCCbINPUTsOUTPUTcoOUTPUTabscohainstabscohainst1OR2inst4

可得真值表为：

a b c s co

0 0 0 0 0

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

与上边的仿真波形图对比可知电路设计正确。

实验三：用VHDL设计与实现时序逻辑电路

（3） 实验名称：连接8421计数器，分频器和数码管译码器

实验任务要求：用VHDL语言设计实现一个带异步复位的8421码十进制计数器，分频器的分频系数为25k，并用数码管显示数字。

VHDL代码：

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

entity div is

port(clk1 : in std_logic;

clk_out : out std_logic);

end;

architecture d of div is

signal cnt : integer range 0 to 12499999;

signal clk_tmp : std_logic;

begin

process(clk1)

begin

if (clk1'event and clk1='1') then