PCB设计---AD转Allegro操作流程V1.0

#16 Info: PCB Editor does not support Dots(.), Forward Slash(/) and White space in footprint names. The supported characters include Alphabets, Numerics, Underscore(_) and Hyphen(-).由于我们在实际设计过程中,通常使用ORCAD进行电路前期设计,得到的是电路的max文件为了利用Cadence进行电路仿真,首先需要将ORCAD的max文件转换为Allegro 的brd文件.完成这一转换的工具是Cadence公司提供的一组附件,该附件包含4个文件,分别是Layout.ctl,Layout.fnt,layout.ini和Toallegro.exe. 使用时需要设置好路径和环境变量然后运行Toallegro.exe文件,在提示下输入所要转换的max文件名就可以将max文件转换为bsd文件.但是需要特别注意的是 ,转换后的brd文件与原来的文件相比有一些隐蔽性的问题,列举如下:首先,元件的焊盘名和封装名会出现问题,在ORCAD中合法的命名规则在ALLEGRO中则可能不合法.例如:在ORCAD中可这样定义一个封装名"SBGA \1.27M\K31\W31\P304",但是在转换至Allegro的bsd文件时会转变为"SBGA127ML31W31P304";而在ORCAD中定义的焊盘名 "9DT I0.038X0.032"在转换至ALLEGRO 的brd文件时会转变为"9DTI0_038X0_032".即它将封装名的"\"删掉而将焊盘名的"."改为"_"有的焊盘名如果与ALLEGRO 中的一些关键字重名,必须将其改名才能转换成功.第二,它会给PCB自动加上默认叠层,然而ORCAD中没有叠层的选项.第三,它不能将原来的各种线宽、间距带到allegro中.第四,在将ORCAD的max文件转换至ALLEGRO的brd文件后,有时会发现转换后的brd文件在ALLEGRO中虽然能够正常打开,但是却不能正常存盘,它只能将PCB的brd文件存为*.SAV文件.解决的方法是在dos环境下执行dbfix命令纠正该错误.第五,转换至ALLEGRO的brd文件的装焊层有些元件值没有带过来,因此不能在allegro的brd文件中输出装焊图.第六,也是最重要的一点,在ALLEGRO中自动加上叠层后,将原来的通孔焊盘按照默认叠层结构自动改变, 如果要调整叠层结构,就必须对每一个通孔焊盘进行修改,否则会出现很严重的后果.因为在ALLEGRO中每一层都定义了各种焊盘,根据不同的层进行选择,相比之下,ORCAD只在平面层上才定义热焊盘.在成功转到ALLEGRO之后还需要做些仿真前的准备. 首先是根据器件的Datasheet对器件的IBIS进行检查, 检查的内容包括:察看IBIS库是否有语法上的错误,这个可以在将IBIS文件转换成dml文件报告时看出,或是在转换后的dml文件上,用ALLEGRO的工具中的dml check选项进行检查;管脚的输入、输出类型是否正确;VI、VT曲线是否有明显的非单调性、不连续性或其他明显的错误;对所有的管脚模型是否都有Max,Min,Typical值以及它们的关系是否正确,如果只有Typical值,那么仿真的时候只能用Typical;所有的输出和双向管脚模型是否都有测试负载值,即 Cref,Rref,Vref和Vmeas,如果是纯容性测试负载,可以没有Rref;在标准测试负载情况下,VT 的上升和下降的波形是否达到了Vmeas的值;IBIS库的管脚是否与器件的Datasheet管脚相一致.做完这些检查之后,就要对相应的器件指定各自的IBIS库.而对离散器件,则要手工加上SPICE库,接着需要指定DC网线的电压值,这是为以后抽取模型时,不至于把 DC网线当成是信号网线.再下一步进行叠层编辑时, 还需要同制板厂商联系,让他们给出满足需要的pcb 各层的介电常数,介质厚度,铜皮厚度以及叠层的顺序 ,上述参数要填在叠层表中.做完准备工作后,就可以抽取网线的拓扑结构进行信号完整性仿真了.仿真分为2种:一种是数据线仿真, 一种是时钟线仿真,这都是在同步电路下进行的.仿真时应该从器件的Datasheet中查找以下的参数:Tco.min,Tco.max,Tcycle,Tsetup.min,Thold.min;从所提供的时钟的Datasheet中查找以下参数Tskew.clk，Tjit；;另外还需要估计PCB的Tskew.pcb,给出余量Tmargin. 然后根据以下两个计算公式计算两个参数Tsettledelay.max和Tswitchdelay.min.这两个算式分别为:Tsettledelay.max≤ Tclcle-Tco.max-Tsetup.min-Tskew.clk-Tskew.pcb-Tjit-Tadj; Tswitchdelay.min≥Thold-Tco.min+Tskew.pcb+Tskew.clk经过仔细分析，发现该公式确实已考虑得非常周全，把上升和下降沿的细微时间以及沿的细小抖动也，包含在内,这可能也是Cadence的PCB软件中最核心最精华的部分.通过公式算出Tsettledelay.max,Tswitchdelay.min后,需要和根据拓扑结构仿真出来的Tsettledelay.max,Tswitchdelay.min值进行比较以便用来调整参数这些参数包括:布线长度、线阻抗、线速、增加减电阻、电容、节点的位置以及线的连接方式等,时钟线还需考虑它的单调性,参数调节是不能随心所欲的,不仅要找一定的规律,还要考虑到PCB叠层的参数设置及一些现实所允许的值.这样才能找到适合实际PCB的,比较理想的拓扑结构.否则如果在自动布线完成后才发现拓扑结构有问题,就需要来回进行修改.还要注意一点,就是所有以上参数都必须在最坏情况下找出它们的最大范围. 所谓最坏情况是指,在仿真Tsettledelay.max数据时, 必须是在slow的环境下;而仿真Tswitchdelay.min数据时,必须在fast的环境下进行.在我们仿真的过程中,还发现有些器件的Tco.min和Tco.max是在不同的测试条件下测试的,在仿真时还要改变dml库的测试环境值,才能测出更准确的值.调整好拓扑结构后,千万别忘了填写拓扑结构的限制表,限制表里头才是最终起作用的限制条件,接下来只要将填好限制后的拓扑结构加在同类网线上,然后转到SPECTRA中进行自动布线,SPECTRA会尽量根据限制自动布线,但是,最后在ALLEGRO 中做检查时会发现有一些DRC 报告是因为没有按照限制完成布线,它会提示限制是多长,而实际只布了多长,这时,一种解决方法是删除所有线,改变器件位置,重新自动布线;再一种就需要改变拓扑结构.如果两种方法都失败了就要考虑到换性能更好的器件.按照以上方法一块高质量信号完整性的高速PCB就已基本完成.通过使用Cadence软件进行信号完整性的仿真,我们体会到该软件具有很强的实用性,对于硬件设计人员来说,是一种不可多得的设计工具,对高速PCB来说尤为如此.当然,对于这样一个高智能仿真软件,使用起来也并不那么容易,如果对它的内部计算不甚了解, 很有可能会因为一两个参数或选项的错误而导致仿真结果失败,希望本文能够起到一定的帮助作用.。

AD封装库转Allegro封装库操作 此转换过程需要用到3种设计软件：Altium Designer（AD）、Pads、Allegro；整个转换过程，完成封装库转换并生成可用的allegro封装库，共需要4三个阶段：1.AD封装转成Pads文件；2.在Pads文件中封装转换成ACSII文件；3.在Allegro软件中，将Pads文件转换成Allegro文件；4.导出Allegro库，进行编辑优化；AD封装转成Pads文件1.在AD中新建封装库，或者从现有的PCB中导出封装库文件从AD的PCB中导出封装库操作：打开PCB文件：design---make pcb library，生成lib文件2.打开Altium，新建PCB文件并和PCBLIB文件保存在同一路径下；3.在PCB中放入需要转换的封装a)添加库路径：place-component…b)手动在PCB文件中放置需要转换的封装库：选中对应封装，在PCB中空白区域点击放置；点击鼠标右键可以结束当前放置，在弹出界面可以进行下一个封装放置或者点击cancel结束封装库放置；4.将放入封装的PCB另存为4.0版本；至此，AD软件中操作完成；在Pads文件中封装转换成ACSii文件1.打开Pads layout，导入4.0版本的AD文件；注意文件类型选择，见下图：2.打开的文件导出ASC文件，版本为5.0，设置见下图：点击确定后，生成xxx.asc文件；Pads操作至此完成。

Pads文件转换成Allegro文件 1.新建brd文件，并设置库路径；2.导入Pads生成的asc文件，操作如下：Files-→Import-→CAD Translators-→PADS…3.选择文件，进行转换：PADS ASCII input file：由Pads生成的ASC文件；Options File：pads_in.ini为软件带的文件，路径见图示；Output Design：转换后的allegro格式PCB文件；4.用allegro打开转换后的PCB文件，即可看到转换后的封装；以上操作同样适用于AD格式的PCB文件转为Allegro格式的PCB文件；Allegro封装优化转换后的封装，会存在信息丢失的情况，例如钢网、阻焊开窗、丝印等，需要对转换的封装进行检查优化；1.导出封装库；2.逐个进行编辑、命名并保存；说明：如果将pads版本PCB文件转换成allegro版本，从allegro直接导出封装库；最终的封装还是需要进行优化；华东上海组。

精品文档AD 转换为PADS1、打开 PADS Layout Translato ,如下图:2、加载需要转换的文档：（1） 首选点击ADD ,选取需转换的文档（2） 修改转换后文件保存的路径（转换后的文件名与原文件名同名，只是格式不一样）（3） PROTEL/ALTIM（4） 点击translator ，开始转换（5）报错文件一般不用理会精品文档Hlw to translate■J Translate designs 171 Translate libraries□ +J* 0 d^ggnfe and 0 Itr^ry^) 1& trmndated-：Ifl3 巳回mif\pc日归EUHlbMain-址IO国血mpli20161D24),Place translated files nOverwrite existing filesTransition optcrijProtel / Album P-CAD □rCAD CADSTAFtQ PADS Layout Tr^nsl^torJ Preserve netcDtors .J Tr^nslata figure and copper labels as free tewtDesigns:C: 'ysers U'angqq Ipocuments ADS ProjectsLitxaries:C：V>s*fE>a ngqq\DocLment£^PADS Projects libr arie?2E-lRemoveLesend...将PADS文件导出ASC格式1、在PADS LAYOU软件下打开2、选择layout v9.2&:>ork\PCB\.llllir - PAD5 LayoHX三、转换为allegro文件1、C:\Cadence\SPB_16.5\tools\pcb\bin。

Allegro原理图和PCB设计流程学习指南一、非电气引脚零件的制作1、建圆形钻孔：1）、parameter：没有电器属性（non-plated）2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。

注意：regular pad要比drill hole大一点。

二、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。

2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔三、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup –> cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy –> find面板选shape（因为铺铜是shape）–> option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND 层覆铜7、相同的方法完成POWER层覆铜四、Allegro生成网表1、重新生成索引编号：tools –> annotate2、DRC检查：tools –> Design Rules Check，查看session log。

3、生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。

五、Allegro导入网表1、file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。