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Channel-Width Dependent Enhancement in Nanoscale Field Effect Transistor

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Channel-WidthDependentEnhancementinNanoscaleFieldEffectTransistorXihuaWang,YuChen,MiK.Hong,ShyamsunderErramilli,PritirajMohantyDepartmentofPhysics,BostonUniversity,590CommonwealthAvenue,Boston,MA02215

Wereporttheobservationofchannel-widthdependentenhancementinnanoscalefieldeffecttransistorscontaininglithographically-patternedsiliconnanowiresastheconductionchannel.Thesedevicesbehaveasconventionalmetal-oxide-semiconductorfield-effecttransistorsinreversesourcedrainbias.Reductionofnanowirewidthbelow200nmleadstodramaticchangeinthethresholdvoltage.Duetoincreasedsurface-to-volumeratio,thesedevicesshowhighertransconductanceperunitwidthatsmallerwidth.Ourdeviceswithnanoscalechannelwidthdemonstrateextremesensitivitytosurfacefieldprofile,andthereforecanbeusedaslogicelementsincomputationandasultrasensitivesensorsofsurface-chargeinchemicalandbiologicalspecies.

PACSnumbers:

Thefoundationofsemiconductormicroelectronicsin-dustryhasreliedonsuperiormaterialpropertiesofsiliconanditsscalingproperties.Combinationofsiliconwiththefield-effecttransistor(FET)designhasallowedde-vicesthataresmaller,fasterandcheaper.However,thetraditionalscalingofconventionalplanarCMOSdevicesleadstoperformancelimitationduetoincreasedleak-agecurrentwithreducedgatethickness[1].Therehasbeenintenseactivityinbothsilicon[2]andnon-siliconbasedmaterials[3,4,5]andgatedielectricsforimprovedperformance;however,investigationofalternativedevicearchitecturewithsiliconremainsamajorthrust,duetolarge-scalemanufacturingconstraints[2].Incomparisontobulk-planartransistorconfiguration,verticalthree-dimensionalchannelsbetweenthesourceandthedraincanprovidebettercontrolofcurrentflowwithinthechannel,betterI−Vcharacteristicsandbettersub-thresholdslopesinspecificbiasconfigura-tions.Inadditiontotheseimprovedproperties,controloftransversechannel-widthdimensionratherthanthegatethicknessoffersanewmethodofimprovingperfor-mance.Weshowthatinavertical3Dtransistor,theperformancecanbeenhancedasthechannelwidthisscaleddown.Thusweavoidtheproblemofincreasedleakagecurrentseeninconventionaldeviceswherethegatethicknessisreduced.Verticalthree-dimensionalchannelstructuresarenatu-rallyobtainedincarbonnanotubes(CNT)orchemically-grownsiliconnanowires(SiNW)mountedbetweensourceanddrainelectrodes.Bottom-gatedFETdevicesusingCNTandSiNWhavebeenusedtodemonstratelogicop-erationaswellasmolecularsensing[6,7,8].Apartfromtheissueoflackofmaterialscontrol,themaindifficultywiththisbottom-upapproachcontinuestobethefun-damentallackofcontrolinthecriticaldimension(CD)thatdeterminesthedevicesensitivityandresponse.Inthisletter,wereportfabricationandmeasurementofI−Vcharacteristicsofnovelfieldeffecttransis-torswiththree-dimensionalsiliconnanowirechannelsbe-tweenthesourceandthedrain.StartingfromSilicon-on-Insulator(SOI)wafers,weuseatop-downapproachforfabricatingnanomachinedthree-dimensionalsiliconnanowireswithcontrolledchannelwidth,usingelectron-beamlithography[9,10,11,12].TheCMOS-compatiblenanofabricationapproachissuitableforscalableman-ufacturingbecausethecriticaldimensionofthechan-nelwidthaswellasthegateconfigurationsarephys-icallyengineered.Whenthedeviceisoperatedinre-versesourcedrainbias,thethresholdvoltagedemon-stratesdramaticchangeasthechannelwidthisreducedbelow200nm.Thedeviceperformance,evaluatedintermsoftransconductanceperunitwidthofnanowiresurfaces,isenhancedasthechannelwidthisreduced.Thisnanoscale-dependentbehaviorcanbeexploitedindeviceapplicationsaslogicelementsandsensors[13,14].Thenanowirechannelinourfieldeffecttransistorde-vicesarefabricatedusinge-beamlithographyfollowedbysurfacenanomachining.ThestartingSOIwafercon-sistsof100nmthicksiliconasdevicelayer,380nmsilicondioxideinsulationlayer,and600µmofsiliconsubstrate.Thep-typedevicelayervolumeresistivityis10−20Ω·cm,correspondingto10−15cm−3initialdoping.Thedepletionwidthforbulksilicon(Si)withthesamedopingconcentrationisLD=130nm.ThedevicelayerofSOIisfullydepleted,sinceitsthicknessH=100nm<2LD.Thereisnofurtherintentionaldop-ingorhigh-temperatureannealing.Theadvantagesofnotperformingthissteparethatthefabricationprocessiseasyandwedonothavetoworryaboutthenonuniformdopingprofileinnanowiresduetosource/draindopingorhigh-temperatureannealingprocess.Thedrawbackisthatitleadstonon-Ohmiccontact,whichmayreducethedeviceperformance.However,wehavedevelopedasim-plyanalyticalmodeltoextractallparametersforevalu-atingdeviceperformance.Wealsofindthattheequiva-lentresistanceofthenon-Ohmiccontactismuchsmallerthanthenanowireresistancewhensmallreversebiasisapplied,sothedeviceperformanceisbarelyinfluencedbythenon-Ohmiccontactinthesensingapplications.Fig.1(a)showsascanningelectronmicrographofthedevices.Fig.1(b)-(c)showsschematicviewsofthenanowire.ThenanowirechanneldimensionarelengthL,

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半导体制造技术期末题库参考答案

半导体制造技术期末题库参考答案


（1） 、杂质分布形式：在表面浓度 Cs 一定的情况下，扩散时间越长，杂质 主要特点： 扩散的就越深，扩到硅内的杂质数量也就越多。
x 2 Dterfc 1 （2）、结深： j
CB A Dt Cs
x2
Cs 4 Dt C ( x, t ) | x ,t e （3）、杂质浓度梯度： x Dt
4、写出菲克第一定律和第二定律的表达式，并解释其含义。
费克第一定律 C 杂质浓度 D 扩散系数(单位为 cm2/s) J 材料净流量（单位时间内流过单位面积的原子个数） 解释：如果在一个有限的基体中杂质浓度 C(x, t)存在梯度分布，则杂质 将会产生扩散运动，杂质的扩散流密度 J 正比于杂质浓度梯度 C/ x，比 例系数 D 定义为杂质在基体中的扩散系数。 1、杂质的扩散方向是使杂质浓度梯度变小。如果扩散时间足够长，则杂质分布 逐渐变得均匀。 2、当浓度梯度变小时，扩散减缓。 3、D 依赖于扩散温度、杂质的类型以及杂质浓度等。 菲克第二定律
可得
代入第一定律方程则得到第二方程。即杂质在材料
中沿某一方向浓度随时间变化率是由于扩散所引起的。
5、以 P2O5 为例，多晶硅中杂质扩散的方式及分布情况。
由于 P2O5 的晶粒较大，因此主要形成 B 类分
6.分别写出恒定表面源扩散和有限表面源扩散的边界条件、初始条件、 扩散杂质的分布函数，简述这两种扩散的特点
如果假设扩散系数 D 为常数，这种假设在低杂质浓度情况下是正确的，则得
解释： 菲克第二定律即为一维扩散方程 沿扩散方向，从 x 到 x+Δx，面积为Δs 的一个小体积元内的杂质数量随时间的 变化情况。设在小体积元Δv=ΔxΔs 内的杂质分布是均匀的。体积元内的杂质 浓 度 为 C(x, t) ， 经 过 Δ t 时 间 ， 该 体 积 元 内 杂 质 变 化 量 为 ，杂质在 x 处的扩散流密度分别为 J(x,t)则 在 Δ t 时 间 内 通 过 x 处 和 x+ Δ x 处 的 杂 质 流 量 差 为 ，假设体积元内的杂质不产生也不消失，
NBTIPMOS薄栅氧PMOS器件的HCI效应和NBTI效应

NBTIPMOS薄栅氧PMOS器件的HCI效应和NBTI效应

可靠性：PMOS 薄栅氧PMOS 器件的HCI 效应和NBTI 效应《半导体制造》 2006 年 10 月刊作者： Joyce Zhou 、 Jeff Wu、 Jack Chen 、 Wei-Ting Kary Chien, 中芯国际随着 CMOS 晶体管尺寸的不断微缩，人们越来越关注 PMOS HCI（热载流子注入）可靠性问题。

本文对薄栅氧PM OS 晶体管的可靠性进行了准确的表征，并且深入研究了其衰减机制。

此外，我们还对引起PMOS 器件衰减的 N BTI（负偏压温度不稳定性）效应进行了解释说明。

对 PMOS 而言，最坏的衰减条件与 Vg 大小非常相关。

为此，我们提出一种方法以证明 PMOS 衰减是在较大Vg 条件下由HCI 效应导致的漏极缺陷引起的，它与NBTI 效应完全不同。

此外，我们还分别解释了HCI 和 NBTI 效应的机理。

最后，我们研究了 HCI和NBTI 的综合效应。

在 HCI 和NBTI的综合作用下，超薄栅氧 PMOS 器件参数的衰减程度比单独的 HCI 或 NBTI 效应要严重得多。

为了找到薄栅氧 PMOS 器件 HCI效应的最坏条件，实验中我们对 1.2V和1.5V 短沟道 PMOS 器件进行了测试。

我们提出了一种在较高栅电场下区分 HCI 效应和 NBTI 效应的方法。

此外，我们还对这两种效应（即 HCI 和 NBTI）导致的器件参数偏移之间的相关性进行了研究，并且探讨了 HCI-NBTI 综合效应对薄栅氧 PMOS 器件可靠性的严重影响。

下一节我们将介绍 HCI 的最坏条件。

为了检测 HCI 效应引起的漏极损伤问题，我们在下一节中引入了“偏移”参数（Offset）。

然后，我们对非均匀 NBTI 效应进行了描述。

薄栅氧 PMOS 器件 HCI 效应的最坏条件正如JEDEC-60 提到的那样，在施加大小为 Vg 的栅偏压条件下， p沟道器件的参数变化程度最大，此时栅电流也处于最大值（Ig）[1] 。

finFET

finFET


Optimization of Fin Orientation The transconductance of a FinFET is dependent on its layout orientation, due to carrier mobility anisotropy in crystalline Si [8]. The channel surfaces of a FinFET lie in the (110) crystallographic plane when the fin is oriented parallel or perpendicular to the wafer flat or notch of a standard (100) wafer. Hole mobility is enhanced, while electron mobility is degraded, for a (110) Si surface as compared with a (100) Si surface [15]. To simultaneously achieve maximum NMOS and PMOS drive currents, a (100) sidewall surface for NMOS and (110) sidewall surface for PMOS is desirable. This can be achieved by orienting the PMOS fins to be either perpendicular or parallel to the flat or notch of a (100) wafer and orienting the NMOS fins to be rotated at a 45o angle (Fig. 3). Non-Manhattan layout geometry may pose a yield issue for sub-wavelength lithography, however. An alternative approach is to use a (110) wafer to allow the optimal CMOS FinFET sidewall surface orientations to be achieved with Manhattan layouts.
抑制WPE之布植制程改良

抑制WPE之布植制程改良

Implant Process Modifications for Suppressing WPE抑制WPE之佈植製程改良Executive SummaryThe threshold voltages of CMOS transistors can vary significantly depending on their proximity to an implant well boundary. This well proximity effect (WPE) is caused by the well implant atoms that scatter laterally from the photoresist mask. From first principles of this scattering effect and detailed modeling, modifications to the mask were found that effectively suppress this induced variation in 90nm-node transistors. Consequently, circuit design can occur without having to create complex device models to account for WPE.互補金屬氧化半導體（CMOS）電晶體之threshold voltages (VT)可隨著佈植井（implant well）邊界的鄰近程度而有顯著的變化。

這種井鄰近效應（well proximity effect，WPE）的產生是由於井佈植的原子從光阻光罩（photoresist mask）向側邊散射的緣故。

從這些散射效應的主要法則與精細的模型化結果，我們發現針對光罩的各項改良能有效抑制這種效應，包括90奈米節點電晶體中的變化。