VHDL课程设计_PS2键盘

用VHDL实现乐曲播放与音乐键盘功能附有VHDL程序摘要本设计目的是用VHDL实现乐曲播放与音乐键盘两用的系统。

该系统有两种工作模式：一个是作为音乐按键使用；一个是播放乐曲。

作为音乐键盘，首先系统要能播放每个音符的声音，我们知道声音的高低由声音的频率来决定，实现每个音符不同的发音频率值，主要是通过一个可预置数的分频器，将时钟信号进行分频，分频后得到不同的发音频率。

音乐播放是该系统的附加功能。

作为音乐键盘，系统已经实现每个音符不同的发音频率值，要使系统能够实现演奏音乐的功能还需要确定每个音符的发声持续时间，通过将时钟信号适当分频，即每个节拍的持续时间，还需要按顺序存储乐曲的每个音符，每个节拍向蜂鸣器输出一个音符的声音。

正文2.1. 系统设计设计要求：本设计目的是用VHDL实现乐曲播放与音乐键盘两用的系统。

该系统有两种工作模式：一个是作为音乐键盘使用；一个是播放乐曲。

设计方案：本设计由三个模块构成：（1）模块NOTETABS模块NOTETABS有两种工作模式。

其中设置了全部音符对应的分频预置数，当系统作为音乐键盘时当有键盘按下时，模块TONETABA向当Tone输出一个与键盘对应的分频预置数；当系统作为音乐播放使用时模块，该模块是置了一个8位二进制计数器，这个计数器的计数频率为4HZ，即每一个计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的4分音符持续时间，每个音符的停留时间由音乐节拍和音调发生器模块NOTETABS的clk的出入频率决定。

这个分频预置数的输出由对应于TONETABA中的Index[3..0]确定。

输向TONETABA中Index[3..0]的值ToneIndex[3..0]的输出值与持续时间由模块NOTETABS决定。

（2）模块TONETABA模块TONETABA是乐曲简谱码对应的分频预置数查表电路，模块TONETABA接收模块NOTETABS发出的所要发生的音符的信息，然后查表，找出该音符所对应的分频预置数，并通过Tone端口向模块SREAKERA输出该预置数。

河海大学计算机与信息学院（常州）课程设计报告题目PS2接口键盘的输入识别电路设计专业、学号授课班号278605学生姓名指导教师完成时间2012年9月3日摘要本次HDL项目设计的主要目标是PS2接口键盘的输入识别电路设计。

PS/2 键盘是一种常用的计算机输入设备,稍加改动, 便可很方便的应用在各种嵌入式系统中。

本文提出了一种利用 FPGA 来设计 PS/2 接口的方法, 查阅了解资料PS/2 接口协议，运用verilog HDL语言编写程序，并用Quartus II编译，写入试验箱。

结果实现了0~9十个数字的识别并且按下Backspace能够清空四个数码管，表明此方法有容易实现模块化和移植性强的特点。

关键词: PS/2 接口嵌入式系统FPGAABSTRACTThe HDL project design goal is PS2 port keyboard input recognition circuit design.PS / 2 keyboard is a commonly used computer input devices, a little change can be very convenient application in a wide variety of embedded systems. This paperpresents a use of FPGA design PS / 2 interface, data access for PS / 2 interface protocol, using verilog HDL language programming and Quartus II compiler, write test chamber.0 to 9 ten numeric identification results and press the Backspace to clear the fourdigital tube，This method is easy to achieve modularity and portability. Keyword：PS / 2 interface Embedded Systems FPGA系统设计一、要求的设计目标1、设计要求：（1）以通用的PS2键盘为输入，设计一个能够识别PS2键盘输入编码的电路，并把键值通过数码管显示；（2）至少能够识别0~9的数字键。

共四个文件：顶层，分频，读键，显示。

绝对正确。

library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity top isport(clr : in std_logic;clk : in std_logic;ps2clk : in std_logic;ps2data : in std_logic;a_to_g : out STD_LOGIC_VECTOR (6 downto 0);sel : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD_LOGIC);end top;architecture Behavioral of top issignal clk4,sclk : std_logic;signal dat : std_logic_vector(15 downto 0);component divclk isport(clk : in std_logic; ------50MHZclk400 : out std_logic; -------400KHZscanclk : out std_Logic);end component;component key_board isport( clr : in std_logic;clk400 : in std_logic; --400KHZps2clk : in std_logic;ps2data : in std_logic;dataout : out std_logic_vector(15 downto 0));end component;component disp isport(clr : in std_logic;scanclk : in std_logic;datain : in std_logic_vector(15 downto 0);a_to_g : out STD_LOGIC_VECTOR (6 downto 0);sel : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD_LOGIC);end component;begininst1: divclk port map(clk,clk4,sclk);inst2: key_board port map(clr,clk4,ps2clk,ps2data,dat);inst3: disp port map(clr,sclk,dat,a_to_g,sel,dp);end Behavioral;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity divclk isport(clk : in std_logic; ------50MHZclk400 : out std_logic; -------400KHZscanclk : out std_Logic);end divclk;architecture Behavioral of divclk isbeginprocess(clk)variable count : std_logic_vector(19 downto 0):=X"00000"; beginif(rising_edge(clk))thencount:=count+1;end if;clk400<=count(2);scanclk<=count(12);end process;end Behavioral;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity key_board isport( clr : in std_logic;clk400 : in std_logic; --400KHZps2clk : in std_logic;ps2data : in std_logic;dataout : out std_logic_vector(15 downto 0));end key_board;architecture Behavioral of key_board issignal clk : std_logic:='0';signal data : std_logic:='0';signal shift1,shift2 : std_logic_vector(10 downto 0);signal ps2c,ps2d : std_logic;beginps2c<=ps2clk;ps2d<=ps2data;dataout<=shift1(8 downto 1) & shift2(8 downto 1);process(clk400,clr)variable tempclk : std_logic_vector(7 downto 0):=X"00"; variable tempdata: std_logic_vector(7 downto 0):=X"00"; beginif(clr='0') thentempclk:=X"00";tempdata:=X"00";clk<='0';data<='0';else if(clk400'event and clk400='1') thentempclk(0):=ps2c;tempclk(7 downto 1):=tempclk(6 downto 0);tempdata(0):=ps2d;tempdata(7 downto 1):=tempdata(6 downto 0); end if;end if;if(tempclk="11111111") thenclk<='1';elseif(tempclk="00000000") thenclk<='0';end if;end if;if(tempdata="11111111") thendata<='1';elseif(tempdata="00000000") thendata<='0';end if;end if;end process;process(clk,clr)beginif(clr='0')thenshift1<=(others => '0');shift2<=(others => '0');else if(clk'event and clk='0') thenshift1(10)<=data;shift1(9 downto 0)<=shift1(10 downto 1);shift2(10)<=shift1(0);shift2(9 downto 0)<=shift2(10 downto 1);-- shift1(0)<=data;-- shift1(10 downto 1)<=shift1(9 downto 0);-- shift2(0)<=shift1(10);-- shift2(10 downto 1)<=shift2(9 downto 0);end if;end if;end process;end Behavioral;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;entity disp isport(clr : in std_logic;scanclk : in std_logic;datain : in std_logic_vector(15 downto 0);a_to_g : out STD_LOGIC_VECTOR (6 downto 0);sel : out STD_LOGIC_VECTOR (3 downto 0);dp : out STD_LOGIC);end disp;architecture Behavioral of disp issignal S : std_logic_vector(1 downto 0);signal digit : std_logic_vector(3 downto 0);begindp<='1';process(scanclk)beginif rising_edge(scanclk) thenif(clr='0')thenS<="00";elseS<=S+1;end if;end if;end process;process(S)begincase S iswhen "00" =>digit<=datain(3 downto 0);sel<="0001";when "01" =>digit<=datain(7 downto 4);sel<="0010";when "10" =>digit<=datain(11 downto 8);sel<="0100";when others =>digit<=datain(15 downto 12);sel<="1000";end case;end process;process(digit)begin-- case digit is-- when X"0" => a_to_g<="0000001";-- when X"1" => a_to_g<="1001111";-- when X"2" => a_to_g<="0010010";-- when X"3" => a_to_g<="0000110";-- when X"4" => a_to_g<="1001100";-- when X"5" => a_to_g<="0100100";-- when X"6" => a_to_g<="0100000";-- when X"7" => a_to_g<="0001111";-- when X"8" => a_to_g<="0000000";-- when X"9" => a_to_g<="0000100";-- when X"A" => a_to_g<="0001000";-- when X"B" => a_to_g<="1100000";-- when X"C" => a_to_g<="0110001";-- when X"D" => a_to_g<="1000010";-- when X"E" => a_to_g<="0110000";-- when X"F" => a_to_g<="0111000";-- when others => a_to_g<="ZZZZZZZ";-- end case;case digit iswhen X"0" => a_to_g<="1111110";when X"1" => a_to_g<="0110000";when X"2" => a_to_g<="1101101";when X"3" => a_to_g<="1111001";when X"4" => a_to_g<="0110011";when X"5" => a_to_g<="1011011";when X"6" => a_to_g<="1011111";when X"7" => a_to_g<="1110000";when X"8" => a_to_g<="1111111";when X"9" => a_to_g<="1111011";when X"A" => a_to_g<="1110111";when X"B" => a_to_g<="0011111";when X"C" => a_to_g<="1001110";when X"D" => a_to_g<="0111101";when X"E" => a_to_g<="1001111";when X"F" => a_to_g<="1000111";when others => a_to_g<="ZZZZZZZ";end case;end process;end Behavioral;。

课程设计报告题目HDL项目设计摘要:键盘是最常用人机接口设备之一，在嵌入式系统中有着相当广泛的应用。

一般自行设计的简易矩阵键盘仅仅是按行、列排列起来的矩阵开关。

当需要较多的按键时，则会占用较多的I/O 端口，在软件上则要进行上电复位按键扫描及通信处理，而且还要加上按键的去抖动处理，增大了软硬件开销。

而PS/2 键盘，内嵌自动去除按键抖动设计，自动地识别键的按下与释放，软硬件开发简便，价格便宜，稳定可靠，将PS/2 键盘作为嵌入式系统的输入设备已经成为可行的方案。

本设计是以现场可编程逻辑器件（FPGA）为核心的PS/2接口键盘的输入识别电路。

利用QuartusⅡ软件编写verilog HDL硬件描述语言程序以实现键盘部分简单键值的识别与输出。

本设计主要以程序为核心，硬件电路的搭建使用FPGA实验箱，将程序顶层文件里定义的输入输出端口与实验箱管脚进行相应的配置，除实验箱上的reset键以外，外设是一个与实验箱通过PS/2接口相连的键盘。

当系统上电后，实验箱上的数码管可以依次显示从键盘上输入的键值，并具有数码管清零功能。

关键词:Ps/2接口键盘、输入识别、FPGA 、Quartus Ⅱ、Verilog HDLAbstractThe keyboard, as one of the most commonly used man-machine interface equipment, has a wide application in embedded systems. General to design simple matrix keyboard is only per row, column arrangement up matrix switch. When need more button, will occupy more I/O port, in software, must carry on the power on the reset button scanning and communication processing, but also add buttons to jitter processing, increases the software and hardware cost. And PS / 2 keyboard, inline automatic remove key jitter design, automatically identify key press and release, software and hardware development is simple, cheap, stable and reliable, the PS / 2 keyboard as embedded system input device has become feasible scheme.This design based on field programmable logic devices (FPGA) is the core of the PS / 2 interface keyboard input identification circuit. Use verilog HDL Quartus Ⅱwriting software hardware description language program to realize the keyboard part simple key value of the recognition and output. This design mainly program as the core, the construction of the hardware circuit using FPGA experimental box, will be the top procedure defined in the file input/output port and experimental XiangGuan foot carries on the corresponding configuration, in addition to the experiment box on the reset button beyond, peripheral is a and experimental box through the PS / 2 interface connected keyboard. When the system is powered on, experiment box on the digital tube display can in turn from the keyboard input key value, and has the digital tube reset function.Keywords: Ps / 2 interface keyboard input identification FPGA,QuartusⅡVerilog HDL目录摘要2一.系统设计 51.1设计目标 51.2方案对比与确定 51.3总体设计框图及说明 61.3.1 总体设计框图 61.3.2总体设计端口说明 6 1.4模块电路设计及说明 7 1.4.1键盘数据接收部分 71.4.2数码管显示部分 8二.结果与讨论92.1调试步骤 9 2.2调试现象 92.3问题与分析 9三.软件设计103.1程序流程图 103.2程序设计 11四.心得体会17五.参考文献17六.附录18第一章系统设计1.1系统设计目标（1）以通用的PS2键盘为输入，设计一个能够识别PS2键盘输入编码的电路，并把键值通过数码管显示；（2）至少能够识别0~9的数字键。