3数字频率计的设计
设计要求
1．设计一个能测量方波信号频率的频率计，测量结果用十进制数显示。
2. 测量的频率范围是1~10KHz，分成两个频段，即1~999Hz，1KHz~10KHz，用三位数码管显示测量频率，用LED显示表示单位，如亮绿灯表示Hz，亮红灯表示KHz。
3. 具有自动校验和测量两种功能，即能用标准时钟校验测量精度。
4. 具有超量程报警功能，在超出目前量程档的测量范围时，发出灯光和音响信号。
设计提示
●脉冲信号的频率就是在单位时间内所产生的脉冲个数，其表达式为f=N/T，f
为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。所以，在1秒时间内计数器所记录的结果，就是被测信号的频率。
●测量/校验选择模块*
●计数器模块
●送存选择报警模块
●锁存模块
●扫描显示模块
●测量/校验选择模块*
输入信号：选择信号selet被测信号meas测试信号test
输出信号:CP1
当selet=0时，为测量状态，CP1=meas；
当selet=1时，为校验状态，CP1=test。
校验与测量共用一个电路，只是被测信号CP1不同而已。
●设置1秒定时信号（周期为2秒），在1秒定时时间内的所有被测信号送计数
器输入端。
●计数器对CP1信号进行计数，在1秒定时结束后，将计数器结果送锁存器锁
存，同时将计数器清零，为下一次采样测量做好准备。
●设置量程档控制开关K，单位显示信号Y，当K=0时，为1~999Hz量程档，
数码管显示的数值为被测信号频率值，Y显示绿色，即单位为Hz；当K=1时，为1KHz~10KHz量程档，被测信号频率值为数码管显示的数值乘1000，Y显示红色，即单位为KHz。
●设置超出量程档测量范围示警信号alert。计数器由四级十进制计数构成（带
进位C）。若被测信号频率小于1KHz（K=0），则计数器只进行三级十进制计数，最大显示值为999.Hz，如果被测信号频率超过此范围，示警信号驱动灯光、扬声器报警；若被测信号为1KHz~10KHz（K=1），计数器进行四位十进制计数，取高三位显示，最大显示值为9.99KHz，如果被测信号频率超过此范围，报警。
设计文档
一、原理
测频的原理归结成一句话，即在单位时间内对被测信号进行计数。下图说明了测频的原理及误差产生的原因。
图1 测频的原理
在上图中，假设时基信号为1khz，则用此法测得待测信号为1khz*7=70khz。但
从图中可以看出，待测信号应该在77khz，误差约为7/77~9.1%。这个误差是比较大的，实际上，测量的脉冲个数的误差会在1
±间。假设所测得脉冲个数为n，则所测频率的最大误差为1/（n-1）*100%。显然，减小误差的方法就是增大n。本频率计的要求测量结果以3位数表示，则测频误差应为1%~0.1%，则n的取值范围为：
100≤n<100
即时基信号的频率为量程中最低频率的1/100（同时约为最高频率的1/1000）。通过计算得出下表中的数据。
待测信号与时基信号的关系
二、系统框图
图2 数字频率计系统框图
根据题意，各个模块的作用简述如下：
1、分频器：由于测频时不同量程需要不同的时基信号，分频模块是必不可少的。
系统通过分频模块从晶振时钟（20MHz）分出系统所需要的几个时基信号，其中包括状态机所需时钟。
2、计数器：从原理中可以看出，测频的本质上是计数，所以计数器也是系统中不可或缺的模块。为实现量程的自动转换，本计数器需输出指示超量程和欠量程状态的信号。
3、状态机：题目要求本系统可以自动转换量程，如果把每个量程看成一个状态，那么量程的切换实际上就是状态的转换。显然，用状态机来实现是最方便的。
4、其他：如锁存器（用来使显示数字稳定）、同步整形电路（用来处理超量程和欠量程信号，避免状态机多次转移）和七段数码管译码电路等。
三、各功能模块的实现
1 状态机的设计
系统的状态机是用来自动切换量程的。根据前面的分析，我们可以设立4个状态，状态名及其对应的量程如下表所列
假设计数器的超量程信号为over，欠量程信号为low，那么可以画出如下图所示的状态转移图。
图3 状态转移图
根据此状态转移图，很容易就可以写出对应的状态机程序。状态机见附录1
图4 状态机的仿真波形
2 计数器的设计
计数器的原理很简单，计数值大于999，就将超量程信号Over置1；若计数值小于100，则将欠量程信号Low置1。
本计数器在待计数信号的两个周期内完成计数与控制信号（Over 与Low）的传输，在量程合适的情况下，将计数值输出。在这两个时钟周期内，第1个时钟周期完成计数，第2个时钟周期完成控制信号的传输与计数值输出。这样做的好处是稳定，将计数与控制信号传输分开进行，避免了时钟的跳变。
计数器的程序见附录2。
图5 计数器仿真波形
3 同步整形电路的设计
在实际应用中，外部输入的异步信号常常需要进行同步化（与系统时钟同步）和整形（将输入信号整形为一个时钟周期长的信号脉冲），其波形图见图6。其程序见附录3。
图6 同步整形电路仿真波形
4 分频器的设计
要得到状态机及各个功能模块所需的各种频率，就必须通过分频器从已知的频率中得到，我们先实现了200分频和10分频，然后通过如下电路得到了所需的频率：
图7 分频器总图
10分频、200分频和分频模块的波形仿真如下：
图8 十分频器仿真波形
图9 200分频仿真波形
图10 分频器模块仿真波形
10分频和200分频的程序见附录4。
5锁存器的设计
在本课题中，用的是一个正沿触发的D锁存器，它有一个数据输入端d，一个时钟输入端clk和一个数据输出端q。D锁存器的输出端只有在正脉冲沿过后，输入端d的数据才传递到输出端q。用VHDL语言描述该D锁存器的程序见附录5。
上述D锁存器只是一个单输入输出的锁存器，通过元件例化将单输入输出的锁存器扩张成3输入输出的锁存器。详见下图：
图11锁存器模块
图12锁存器仿真波形
图13 锁存器模块仿真波形
6显示器的设计
七段数码管分为共阴极和共阳极两种。简而言之，对共阴极来说，公共引脚要接地，想要点亮某段数码管，就在相应的引脚上加高电平；对共阳极来说正好相反，公共引脚提高电平，想要点亮某段数码管，就在相应的引脚上加低电平。
设计时用的是并行连接的七段数码管驱动程序。并行连接，即每个数码管都由单独的译码电路控制，各数码管之间除地端GND接在一起外，其余引脚各不相关。并行法的优点是控制简单，有几个数码管就用几个译码电路，不必修改程序，十分简单。但当系统中所需数码管较多时，这种方法既耗资源，又占用较多的I/O口，N个数码管需占用7N个引脚（若需要小数点，则是8N个引脚）。因此，此接法适合于系统中数码管数量不多的应用场合。
所以，本设计中用并行连接比较方便。
带使能端的译码器的程序见附录6，根据该程序通过类属映射得到显示器。
图14 七段数码管仿真波形
图15 显示器仿真波形
下图为数字频率计的顶层文件图。其中clkproduct是分频模块，statemachine 为状态机，counter为计数器，signallatch为同步整形电路，numlatch为琐存器，shownum为七段数码管译码电路。
图16 数字频率计顶层文件
图中的输入/输出引脚的作用如下表所列。
实际操作的设计过程如下：
（1）系统层次划分/画出系统框图
按照“自顶而下”的设计方法对系统进行划分（确定系统由哪些模块构成，各模块又由哪些子模块构成）。
（2）编码
在MAX+plusII的编辑器中写出VHDL代码。
（3）编译
编译器会对VHDL程序进行语法检查，还会产生用于防真的一些内部信息。这一步骤通常由编译器自动完成，毋须我们干预。
如果VHDL语法有错误，编译无法通过，则须修改程序，即回到第（2）步。事实上，在VHDL设计过程中，常常需要往后退一步修改程序。
（4）功能仿真
VHDL仿真器允许定义输入并应用到设计中，不必生成实际电路就可以观察出。此仿真主要用于检验系统功能设计的正确性，不涉及具体器件的特性。
例如：library ieee;
use ieee.std_logic_1164.all;
entity shownum is
port
(
en:in std_logic;
numina,numinb,numinc:in integer range 0 to 15;
lsb,middle,msb:out std_logic_vector(0 to 6)
);
end;
architecture structure of shownum is
component display is
port
(en1:in std_logic;
num:in integer range 0 to 15;
display:out std_logic_vector(0 to 6)
);
end component display;
begin
u1:display port map(en1=>en,num=>numina,display=>lsb);
u2:display port map(en1=>en,num=>numinb,display=>middle);
u3:display port map(en1=>en,num=>numinc,display=>msb);
end;
这段程序是用类属映射的方法将一位七段数码管扩展成一个显示器的电路，其实显示器可以用图形的形式生成，但这里用这个方法主要是为了学习VHDL 的不同设计方法。图形方法的优点是比较直观，各个管脚的连接不容易出错，特别是当一个模块的包含许多子模块的时候，更能体现出图形方法的优越性。
又例如：
library ieee;
use ieee.std_logic_1164.all;
entity fredevider10 is
generic (n:integer:=9);
port
(clkin:in std_logic;
clkout:out std_logic
);
end;
architecture behavior of fredevider10 is
signal counter:integer range 0 to n;
signal clk:std_logic;
begin
process(clkin)
begin
if rising_edge(clkin) then
if counter=n then
counter<=0;
else
counter<=counter+1;
end if;
end if;
end process;
clkout<=clk;
end;
上述程序是一个十分频电路，如果想得到其它倍数的分频电路可以通过修改counter的上限值N得到。一般的计算规则是：对一个2x的分频电路来说，counter 上限值N=x-1（从0计到x-1恰好为x次，每个上升沿翻转一次就实现了2x分频）。
附录
附录1：状态机程序
library ieee;
use ieee.std_logic_1164.all;
entity statemachine is
port
(clock,clock10hz,clock100hz,clock100khz:in std_logic;
low,over:in std_logic; --欠量程信号和超量程信号
reset:in std_logic;
en:out std_logic; --控制七段数码管的显示
dp1,dp2:out std_logic; --dp1为百位的小数点
--dp2为十位的小数点overlight,lowlight:out std_logic; --待测信号频率超过总量
--的指示灯
outclock:out std_logic --输出时基信号
);
end;
architecture mooremachine of statemachine is
type state_type is(f10k,f100k,overerror,lowerror);
signal state:state_type;
begin
process(clock100khz,reset)
begin
if (reset='1')then
state<=f10k;
elsif rising_edge(clock100khz)then
case state is
if over='1'then
state<=overerror;
elsif low='1' then
state<=f10k;
else
state<=f100k;
end if;
when f10k=>
if over='1' then
state<=f100k;
elsif low='1' then
state<=lowerror;
else
state<=f10k;
end if;
when overerror=>
if low='1' then
state<=f10k;
elsif over='1' then
state<=overerror;
else
state<=f100k;
end if;
when lowerror=>
if low='1' then
state<=lowerror;
elsif over='1' then
state<=f100k;
else
state<=f10k;
end if;
end case;
end if;
end process;
process(state)
begin
case state is
when f100k=>
en<='1'; --允许七段数码管显示数字
outclock<=clock100hz; --时基信号为100hz
overlight<='0'; --待测信号频率未超过总量程
lowlight<='0';
dp1<='0'; --百位上小数点不亮
dp2<='1'; --十位上小数点亮
when f10k=>
outclock<=clock10hz;
overlight<='0';
lowlight<='0';
en<='1';
dp1<='1';
dp2<='0';
when overerror=>
en<='0';
outclock<=clock100hz;
overlight<='1';
lowlight<='0';
when lowerror=>
en<='0';
outclock<=clock10hz;
lowlight<='1';
overlight<='0';
end case;
end process;
end;
附录2：计数器程序：
library ieee;
use ieee.std_logic_1164.all;
entity counter is
port
(clock1,clock2:in std_logic;
result1,result2,result3:out integer range 0 to 9;
over,low:out std_logic
);
end;
architecture behavior of counter is
signal en,entransfer:std_logic;
signal num1,num2,num3:integer range 0 to 9;
signal overmode:std_logic;
begin
process(clock1)
begin
if rising_edge(clock1) then
en<=not en;
end if;
end process;
process(clock2)
begin
if rising_edge(clock2) then
if en='1' then --en=?1?时传输数据
if entransfer='1' then --entransfer以保证数值
--与信号只传输一次
entransfer<='0';
if overmode='1' then --超量程的情况
low<='0';
over<='1';
overmode<='0';
elsif num3=0 then --欠量程的情况
low<='1';
over<='0';
else
low<='0';
over<='0';
result1<=num1;
result2<=num2;
result3<=num3;
end if;
num1<=0;
num2<=0;
num3<=0;
end if;
else --en=…0…时计数
entransfer<='1';
low<='0';
over<='0';
if num1=9 then
if num2=9 then
if num3=9 then
overmode<='1';
else
overmode<='0';
num3<=num3+1;
num2<=0;
num1<=0;
end if;
else
overmode<='0';
num2<=num2+1;
num1<=0;
end if;
else
overmode<='0';
num1<=num1+1;
end if;
end if;
end if;
result1<=num1;
result2<=num2;
result3<=num3;
end process;
end;
附录3：同步整形电路程序：library ieee;
use ieee.std_logic_1164.all;
entity signallatch is
port
(clock:in std_logic;
signalin:in std_logic;
signalout:out std_logic
);
end;
architecture pataflow of signallatch is signal clear,s:std_logic;
begin
process(signalin)
begin
if clear='1' then
s<='0';
elsif rising_edge(signalin) then
s<='1';
end if;
end process;
process(clock)
begin
if falling_edge(clock) then
if s='1' then
signalout<='1';
clear<='1';
else
signalout<='0';
clear<='0';
end if;
end if;
end process;
end;
附录4：分频器程序
library ieee;
use ieee.std_logic_1164.all;
entity fredevider10 is
generic (n:integer:=9);
port
(clkin:in std_logic;
clkout:out std_logic
);
end;
architecture behavior of fredevider10 is signal counter:integer range 0 to n; signal clk:std_logic;
begin
process(clkin)
begin
if rising_edge(clkin) then
if counter=n then
clk<=not clk;
counter<=0;
else
counter<=counter+1;
end if;
end if;
end process;
clkout<=clk;
end;
library ieee;
use ieee.std_logic_1164.all;
entity fredevider200 is
generic (n:integer:=99);
port
(clkin:in std_logic;
clkout:out std_logic
);
end;
architecture behavior of fredevider200 is signal counter:integer range 0 to n; signal clk:std_logic;
begin
process(clkin)
begin
if rising_edge(clkin) then
if counter=n then
clk<=not clk;
counter<=0;
else
counter<=counter+1;
end if;
end if;
end process;
clkout<=clk;
end;
附录5：锁存器程序
library ieee;
use ieee.std_logic_1164.all;
entity shuocun is
port(clk,d:in std_logic;
q:out std_logic);
end;
architecture behavior of shuocun is
begin
process(clk)
begin
if(clk'event and clk='1') then
q<=d;
end if;
end process;
end;
附录6：显示器程序
library ieee;
use ieee.std_logic_1164.all;
entity display is
port
(en1:in std_logic;
num:in integer range 0 to 15;
display:out std_logic_vector(0 to 6)
);
end;
architecture decoder of display is
begin
process(en1,num)
begin
if en1='1' then
case num is
when 0=>display<="1111110";
when 1=>display<="0110000";
when 2=>display<="1101101";
when 3=>display<="1111001";
when 4=>display<="0110011";
when 5=>display<="1011011";
when 6=>display<="0011111";
when 7=>display<="1110000";
when 8=>display<="1111111";
when 9=>display<="1110011";
when others=>display<="0000000";
end case;
else
display<="0000000";
end if;
end process;
end;
library ieee;
use ieee.std_logic_1164.all;
entity shownum is
port
(
en:in std_logic;
numina,numinb,numinc:in integer range 0 to 15;
lsb,middle,msb:out std_logic_vector(0 to 6)
);
end;
architecture structure of shownum is
component display is
port
(en1:in std_logic;
num:in integer range 0 to 15;
display:out std_logic_vector(0 to 6)
);
end component display;
begin
u1:display port map(en1=>en,num=>numina,display=>lsb);
u2:display port map(en1=>en,num=>numinb,display=>middle);
u3:display port map(en1=>en,num=>numinc,display=>msb); end;
长安大学 电子技术课程设计 数字频率计的设计 专业： 班级： 姓名 指导教师： 日期：
目录 引言 第一章系统概述 一、设计方案的选择 1、计数法 2、计时法 二、整体框图及原理 第二章单元电路设计 一、放大电路设计 二、闸门电路设计 三、时基电路设计 四、控制电路设计 五、报警电路设计 六、整体电路图 七、整机元件清单 第三章设计小结 一、设计任务完成情况 二、问题及改进 三、心得体会 鸣谢 附录
引言 题目：数字频率计的设计 初始条件： 本设计可以使用在数模电理论课上学过或没学过的集成器件和必要的门电路构建简易频率计，用数码管显示频率计数值。 要求完成的主要任务： ①设计一个频率计。要求用4位7段数码管显示待测频率，并用发光二极管表示单位。 ②测量频率的范围：100hz—100khz。 ③测量信号类型：正弦波和方波。 ④具有超量程报警功能。 摘要： 本次课程设是基于TTL系列芯片的简易数字频率计,数字频率计应用所学的数字电路和模拟电路的知识进行设计。在设计过程中，所有电路仿真均基于Multisim仿真软件。本课程设计介绍了简易频率计的设计方案及其基本原理，并着重介绍了频率计各单元电路的设计思路，原理及仿真，整体电路的的工作原理，控制器件的工作情况。设计共有三大组成部分：一是原理电路的设计，本部分详细讲解了电路的理论实现，是关键部分；二是性能测试，这部分用于测试设计是否符合任务要求。三是是对本次课程设计的总结。 关键字：频率计、TTL芯片、时基电路、逻辑控制、分频、计数、报警
第一章系统概述 一、设计方案的选择 信号的频率就是信号在单位时间内所产生的脉冲个数，其表达式为f=N/T，其中f为被测信号的频率，N为计数器所累计的脉冲个数，T为产生N个脉冲所需的时间。计数器所记录的结果，就是被测信号的频率。如在1s内记录1000个脉冲，则被测信号的频率为1000HZ。测量频率的基本方法有两种：计数法和计时法，或称测频法和测周期法。 1、计数法 计数法是将被测信号通过一个定时闸门加到计数器进行计数的方法，如果闸门打开的时间为T，计数器得到的计数值为N1，则被测频率为f=N1/T。改变时间T，则可改变测量频率范围。如图（1-1-1） 计数值N1 被测信号 标准闸门 T 图 1-1-1 测频法测量原理 设在T期间，计数器的精确计数值应为N,根据计数器的计数特性可知，N1的绝对误差是N1=N+1,N1的相对误差为δN1=(N1-N)/N=1/N。由N1的相对误差可知，N的数值愈大，相对误差愈小，成反比关系。因此，在f以确定的条件下，为减少N的相对误差，可通过增大T的方法来降低测量误差。当T为某确定值时（通常取1s），则有f1=N1,而f=N，故有f1的相对误差：δf1=(f1-f)/f=1/f 从上式可知f1的相对误差与f成反比关系，即信号频率越高，误差越小；而信号频率越低，则测量误差越大。因此测频法适合用于对高频信号的测量，频率越高，测量精度也越高。
简易数字频率计设计报告 设计内容： 1、测量信号：方波、正弦波、三角波； 2、测量频率范围: 1Hz~9999Hz； 3、显示方式：4位十进制数显示； 4、时基电路由由555构成的多谐振荡器产生（当标准时间的精度要求较高时，应通过晶体振荡器分频获得）； 5、当被测信号的频率超出测量范围时，报警。 设计报告书写格式： 1、选题介绍和设计系统实现的功能； 2、系统设计结构框图及原理； 3、采用芯片简介； 4、设计的完整电路以及仿真结果； 5、Protel绘制的电路原理图； 6、制作的PCB； 7、课程设计过程心得体会（负责了哪些内容、学到了什么、遇到的难题及解决方法等）。 电子课程设计过程： 系统设计→在Multisim2001下仿真→应用Protel 99SE绘制电路原理图→制作PCB →撰写设计报告
简易数字频率计课程设计报告 第一章技术指标 1.1整体功能要求 1.2系统结构要求 1.3电气指标 1.4扩展指标 1.5设计条件 第二章整体方案设计 2.1 算法设计 2.2 整体方框图及原理 第三章单元电路设计 3.1 时基电路设计 3.2闸门电路设计 3.3控制电路设计 3.4 小数点显示电路设计 3.5整体电路图 3.6整机原件清单 第四章测试与调整 4.1 时基电路的调测 4.2 显示电路的调测 4-3 计数电路的调测 4.4 控制电路的调测 4.5 整体指标测试 第五章设计小结 5.1 设计任务完成情况 5.2 问题及改进
5.3心得体会附录 参考文献
第一章技术指标 1.整体功能要求 频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。其扩展功能可以测量信号的周期和脉冲宽度。 2.系统结构要求 数字频率计的整体结构要求如图所示。图中被测信号为外部信号，送入测量电路进行处理、测量，档位转换用于选择测试的项目------频率、周期或脉宽，若测量频率则进一步选择档位。 数字频率计整体方案结构方框图 3.电气指标 3.1被测信号波形：正弦波、三角波和矩形波。 3.2 测量频率范围：分三档： 1Hz~999Hz 0.01kHz~9.99kHz 0.1kHz~99.9kHz 3.3 测量周期范围：1ms~1s。 3.4 测量脉宽范围：1ms~1s。 3.5测量精度：显示3位有效数字（要求分析1Hz、1kHz和999kHz的测量误 差）。 3.6当被测信号的频率超出测量范围时,报警. 4.扩展指标 要求测量频率值时，1Hz~99.9kHz的精度均为+1。
摘要 在电子技术领域中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。本文设计的测量频率计由硬件电路和软件设计两部分组成。硬件电路以AT89S52单片机最小系统为核心，实现整个电路的测试信号控制、数据运算等功能，选用74LS160作为分频电路，并通过LCD显示模块显示测量的数据。软件设计包括：单片机定时计数程序、LCD显示程序等。该数字频率计可以对输入信号幅度为5V的正弦波信号、方波信号、三角波信号进行测量，测量的频率范围为1Hz--10MHz。测量的相对误差为 1%。本系统具有结构紧凑、体积小、可靠性高、测频范围宽、使用方便等优点。 关键字:数字频率计；信号；单片机
Abstract In the electronics field, the frequency is one of the most basic parameters, and is very closely related to many electrical parameters measurement program, measurement results, so the measurement of frequency becomes even more important. The measurement of frequency designed in this text consist of two parts: the hardware and software design .the hardware circuitry take AT89S52 microcomputer as the core, to achieve the functions of controlling of the entire circuit of the test signals, data operations and choose 74LS160 as a frequency divider circuits, and through LCD display module shows measured data. Software design includes: MCU timer counting procedures, LCD display procedures and so on. The digital frequency meter can measure amplitude sine wave signal, square wave, triangle wave signals of which input signal is 5v, the frequency measured ranges from 1Hz to10MHz. The relative measurement error is 1%. This system has the advantage of compact structure , small size, high reliability, test frequency range, and easy use. Keyword:Figure frequency meter；Signal；Single-chip 目录
简易数字频率计仿真设计报告 班级学号姓名平时成绩答辩成绩报告成绩总分122039304 杨现涛30 122039310 郭慧泽30
目录 一、设计要求 (2) 二、设计过程 (2) 三、元器件清单 (3) 四、电路连线图 (4) 放大整形电路图 (4) 单脉冲发生器电路图 (4) 闸门电路电路图 (5) 计数部分电路图 (5) 译码显示电路图 (6) 整体电路图 (7) 五、实验（仿真结果） (8) 六、出现的问题及解决方法 (8)
一）设计要求 1）设计一个单脉冲发生器，其脉冲宽度t与手动按钮时间长短无关，与两次按钮的时间间隔无关，仅与时钟脉冲频率有关，且有下列关系： t=1/f1 2）设计一个四位十进制计数器，实现0000-9999计数。 3）将上述两种电路图组成一个简易数字式频率计。实现如图效果： 0-1 1清零信号1清 11111清零清零信号 二、设计过程 根据实验要求，要完成数字式频率计的设计任务就要了解其中包含的电路以及用到的知识及元器件。 首先经过查阅资料了解数字是频率计的原理和工作过程，下面简单介绍一下数字是频率计。数字式频率计是一种用数字显示的频率测量仪表，它不仅可以测量正弦信号、方波信号和尖脉冲信号的频率，而且还能对其他多种物频率进行测量，诸如机械振动次数，物体转动速度，明暗变化的闪光次数，单位时间里经过传送带的产品数量等等，这些物理量的变化情况可以有关传感器先转变成周期变化的信号，然后用数字频率计测量单位时间内变化次数，再用数码显示出来。
接地 3 双刀开关 1 导线若干 四、电路连线图 1、放大整形电路 该电路采用的是555多谐振荡器，并连接了电容，主要作用是整形波形，使进来的各种波形整形成标准的方波，以便计数器计数，具体图形如下图： 2、单脉冲发生器电路图 该部分电路图主要是采用了两片74LS74D系列的D触发器，将其两侧串联起来，从一个CP端输入f1=1hz的基准信号，另一CP端接0-1按钮，按下按钮，输出两种信号，一种为宽度为1s的单脉冲信号，用于开启闸门，另一种为清零信号，使计数器清零，具体电路图如下：
课程设计任务书 学生：专业班级：通信 指导教师：工作单位：信息工程学院 题目: 数字频率计的设计与实现 初始条件： 本设计既可以使用集成脉冲发生器、计数器、译码器、单稳态触发器、锁存器、放大器、整形电路和必要的门电路等，也可以使用单片机系统构建简易频率计。用数码管显示频率计数值。要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周。 2、技术要求： 1）设计一个频率计。要求用4位7段数码管显示待测频率，格式为0000Hz。 2）测量频率围：10~9999Hz。 3）测量信号类型：正弦波、方波和三角波。 4）测量信号幅值：0.5~5V。 5）设计的脉冲信号发生器，以此产生闸门信号，闸门信号宽度为1s。 6）确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 1、2013年5 月17日，布置课设具体实施计划与课程设计报告格式的要求说明。 2、2013 年 6 月18 日至2013 年6 月22 日，方案选择和电路设计。 3、2013 年6 月22 日至2013 年7 月1 日，电路调试和设计说明书撰写。 4、2013年7月5日，上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要 (3) 1电路的设计思路与原理 (4) 1.1电路设计方案的选择 (4) 1.1.1方案一：利用单片机制作频率计 (4) 1.1.2方案二：利用锁存器与计数器制作频率计 (5) 1.1.3方案三：利用定时电路与计数器制作频率计 (6) 1.1.4方案确定 (7) 1.2 原理及技术指标 (8) 1.3 单元电路设计及参数计算 (9) 1.3.1时基电路 (9) 1.3.2放大整形电路 (10) 1.3.3逻辑控制电路 (11) 1.3.4计数器 (13) 1.3.5锁存器 (15) 1.3.6译码电路 (16) 2仿真结果及分析 (16) 2.1仿真总图 (16) 2.2单个元电路仿真图 (17) 2.3测试结果 (20) 3测试的数据和理论计算的比较分析 (20) 4制作与调试中出现的故障、原因及排除方法 (20) 4.1故障a (20) 4.2故障b (21) 4.3故障c (21) 4.4故障d (21) 4.5故障e (22) 5 心得体会 (22)
数字频率计的设计 摘要：采用STC89C52RC单片机作为系统的核心控制器件，该系统采用直流供电，由信号输入模块、信号相加模块、滤波模块、信号比较器模块，电平转换模块组成，具有信号输入、测信号频率、测量矩形方波占空比的功能，并且具有测量精度高功耗低、抗干扰能力强等特点。
1 方案设计与比较
信号混合电路模块 方案一：同相加法器。加法器是一种数位电路，其可进行信号的加法计算。加法器是产生数的和的装置。加数和被加数为输入，和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入，而和数与进位为输出则为全加器。同相加法器输入阻抗高，输出阻抗低反相加法器输入阻抗低，输出阻抗高当选用同相加法器时，如A输入信号时，因为是同相加法器，输入阻抗高，这样信号不太容易流入加法器，反而更容易流入B端，而影响到B端的正常使用;同样，如B输入信号时，容易流入A端，而影响到A端的正常使用。 方案二：反相加法器。当选用反相加法器时，因为加法器输入阻抗低，不管是A端，还是B端信号，更容易流入加法器，而不会影响其它路的正常使用。 综上所述选择方案一。 滤波电路模块 方案一：选用有源二阶切比雪夫高通滤波器。切比雪夫滤波电路在通带或阻带上频率响应幅度等波纹波动的滤波器。切比雪夫滤波器在过渡带比巴特沃斯滤波器的衰减快，但频率响应的幅频特性不如后者平坦。切比雪夫滤波器和理想滤波器的频率响应曲线之间的误差最小，但是在通频带内存在幅度波动，有可能有纹波波动导致电压达到施密特触发器的上限或下限出发电平，导致误触发，输出方波可能严重失真。 方案二：选用有源二阶巴特沃斯高通滤波器。巴特沃斯滤波电路的幅频响应在通带中具有最平幅度特性没有起伏，而在阻频带则逐渐下降为零，由于巴特沃斯滤波电路的幅频响应曲线很平滑，没有起伏，可以有效规避施密特比较器中的误触发，所以选用幅频响应曲线最平滑的巴特沃斯型滤波器，可以有效规避误触发。 综上所述选择方案二。
电子测量实训报告 姓名：X X X 院系：X X X X 学院 专业：07电子信息工程 学号： 指导教师： 完成时间: 2010 年 9月 7 日
目录 第1章引言 (3) 1.1数字频率计的概述 (3) 1.2设计任务 (3) 1.3设计目的 (4) 1.4设计方案 (4) 1.5频率计设计原理 (5) 第2章系统硬件设计 (5) 2.1电路原理图设计 (5) 2.2单元电路介绍 (6) 2.3 74LS90引脚及其说明 (8) 2.4 74LS47的介绍 (9) 2.5 74LS123的介绍 (10) 第3章硬件调试 (11) 第4章实训小结 (10) 第5章附录 (13) 附录1 硬件电路原理图和连接图 (13) 附录2 元器件清单 (14) 附录3 参考文献 (14)
数字频率计的设计 摘要：本实训报告是关于数字频率计设计的简要介绍。采用直接测频法的方案来完成本次实训设计。其组成部分有时基电路、闸门电路、逻辑控制电路以及可控制的计数、译码、显示电路。该设计主要用于数码管的显示功能，在四位LED数码管上对输入信号频率进行显示，并能够准确运行。 关键词：数字频率计、计数脉冲、单稳态电路、闸门电路、锁存、频率显示 第1章引言 1.1数字频率计的概述 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波，方波，三角波和尖脉冲信号的频率，而且还可以测量他们的周期。数字频率计在测量其他物理量如转速、振荡频率等方面获得广泛应用。所谓频率，就是周期性信号在单位时间（1s）里变化的次数。若在一定时间间隔T内测得的这个周期性信号的重复变化次数N，则其频率可表示为：f =N/T。 1.2设计任务 设计一个数字频率计系统，频率在四位数码管上进行显示，如下图。从左到右依次为频率的千位、百位、十位、个位。 设计要求： （1）位数： 能计4位十进制数，计数位数主要取决于被测信号频率的高低，如果被测信号频率较高，精度又较高，可相应增加显示位数。 （2）量程： 最大读数为9999Hz，闸门信号的采样时间为1s。 （3）显示方式： 用七段LED数码管显示读数，做到显示稳定、不跳变。
目录 1. 引言 (1) 2．设计任务书 (1) 3. 数字频率计基本原理 (1) 3.1 设计思路 (1) 3.2 原理框图 (2) 4. 设计步骤及实现方法 (2) 4.1 信号拾取与整形 (2) 4.2 计数电路 (3) 4.3 锁存电路 (5) 4.4 译码显示电路 (6) 4.5 时钟电路及波形设计 (7) 5 总体电路图及工作原理 (10) 6 元器件的检测与电路调试缺点分析 (12) 7 心得体会 (12) 参考文献 (13)
1. 引言 数字频率计是一种基础测量仪器，在许多情况下，要对信号的频率进行测量，利用示波器可以粗略测量被测信号的频率，精确测量则要用到数字频率计。本设计项目可以进一步加深我们对数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计与调试的方法和步骤。
2．设计任务书 1、设计题目：数字频率计 2、设计出一个数字频率计，其技术指标如下： （ 1 ）频率测量范围： 10 ～ 9999Hz 。 （ 2 ）输入电压幅度 >300mV 。 （ 3 ）输入信号波形：任意周期信号。 （ 4 ）显示方式：4位十进制数显示。 （ 5 ）电源： 220V 、 50Hz 。 3、给定仪器设备及元器件 示波器、音频信号发生器、逻辑笔、万用表、数字集成电路测试仪、直流稳压电源。 4．电路原理要求简单，便于制作调试，元件成本低廉易购。
3. 数字频率计基本原理 3.1 设计思路 （1）利用光电开关管做电机转速的信号拾取元件，在电机的转轴上安装一圆盘，在圆盘上挖一小洞，小洞上下分别对应着光发射和光接受开关，圆盘转动一圈既光电管导通一次，利用此信号做为脉冲计数所需。 （2）计数脉冲通过计数电路进行有效的计数，按照设计要求每一秒种都必须对计数器清零一次，因为电路实行秒更新，所以计数器到译码电路之间有锁存电路，在计数器进行计数的过程中对上一次的数据进行锁存显示，这样做不仅解决了数码显示的逻辑混乱，而且避免了数码显示的闪烁问题。 （3）对于脉冲记数，有测周和测频的方式。测周电路的测量精度主要受电路系统的脉冲产生电路的影响，对于低频率信号，其精度较高。测频电路其对于正负一的信号差比较敏感，对于低频率信号的测量误差较大，但是本电路仍然采用测频方式，原因是本电路对于马达电机转速精度要求较低，本电路还有升级为频率计使用，而测频方式对高频的精度还是很高的。 时钟实现方法很多，本电路采用晶振电路，已求得高精度的时钟需求。3.2 原理框图 图3-1 系统框图
课程设计任务书 学生姓名：覃朝光专业班级：通信1103 指导教师：工作单位：信息工程学院 题目: 数字频率计的设计与实现 初始条件： 本设计既可以使用集成脉冲发生器、计数器、译码器、单稳态触发器、锁存器、放大器、整形电路和必要的门电路等，也可以使用单片机系统构建简易频率计。用数码管显示频率计数值。 要求完成的主要任务: （包括课程设计工作量及技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周。 2、技术要求： 1）设计一个频率计。要求用4位7段数码管显示待测频率，格式为0000Hz。 2）测量频率范围：10~9999Hz。 3）测量信号类型：正弦波、方波和三角波。 4）测量信号幅值：0.5~5V。 5）设计的脉冲信号发生器，以此产生闸门信号，闸门信号宽度为1s。 6）确定设计方案，按功能模块的划分选择元、器件和中小规模集成电路，设计分电路，画出总体电路原理图，阐述基本原理。 3、查阅至少5篇参考文献。按《武汉理工大学课程设计工作规范》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规范。 时间安排： 1、2013年5 月17日，布置课设具体实施计划与课程设计报告格式的要求说明。 2、2013 年 6 月18 日至2013 年6 月22 日，方案选择和电路设计。 3、2013 年6 月22 日至2013 年7 月1 日，电路调试和设计说明书撰写。 4、2013年7月5日，上交课程设计成果及报告，同时进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日
目录 摘要 (3) 1电路的设计思路与原理 (4) 1.1电路设计方案的选择 (4) 1.1.1方案一：利用单片机制作频率计 (4) 1.1.2方案二：利用锁存器与计数器制作频率计 (5) 1.1.3方案三：利用定时电路与计数器制作频率计 (5) 1.1.4方案确定 (6) 1.2 原理及技术指标 (6) 1.3 单元电路设计及参数计算 (8) 1.3.1时基电路 (8) 1.3.2放大整形电路 (9) 1.3.3逻辑控制电路 (9) 1.3.4计数器 (11) 1.3.5锁存器 (12) 1.3.6译码电路 (13) 2仿真结果及分析 (13) 2.1仿真总图 (13) 2.2单个元电路仿真图 (14) 2.3测试结果 (17) 3测试的数据和理论计算的比较分析 (17) 4制作与调试中出现的故障、原因及排除方法 (17) 4.1故障a (17) 4.2故障b (18) 4.3故障c (18) 4.4故障d (18) 4.5故障e (18) 5 心得体会 (19)
毕业设计（论文）任务书 课题名称数字频率设计课题性质毕业论文 专业楼宇智能化工程技术班级 11级学生姓名学号 113121 指导教师教研室主任系部主任 发放日期 一、课题条件： 1．分析频率计的设计方法； 2．利用现有的仿真软件进行波形仿真； 二、毕业论文（设计）主要内容： 1、测量信号：方波； 2、测量频率范围：1KHZ~9999HZ；10KHZ~100KHZ； 3、显示方式：4位十进制数显示； 4、时基电路由555定时器及分频器组成，555振荡器产生脉冲信号，经分频器分频产生的时基信号，其脉冲宽度分别为：1秒，0.1秒； 5、当被测信号的频率超出测量范围时，报警。 三、计划进度： 1. 资料的收集撰写开题报告 7月18日至9月8日 2. 方案设计 9月9日至9月15日 3. 电路的设计指标分析与确定；后期的电路优化元器件的选择与参数确定 9月16日至11月2日 4. 毕业设计论文的修改、完善 11月3日至11月10日 5. 毕业设计答辩11月15 日至11月20日 6. 毕业设计工作总结11月20日至11月25日 四、主要参考文献： (1)电子技术基础(第三版) (2)电子产品的设计与制作工艺 (3)电子设计技术杂志 (4)现代电子学及应用1 (5)AD (6)数字电子技术基础阎石主编高等教育出版社 指导教师（系）教研室主任 年月日年月日
摘要 频率计又称为频率计数器，是一种专门对被测信号频率进行测量的电子测量仪器。其最基本的工作原理为：当被测信号在特定时间段T内的周期个数为N 时，则被测信号的频率f=N/T。 频率计主要由四个部分构成：时基（T）电路、输入电路、计数显示电路以及控制电路。在一个测量周期过程中，被测周期信号在输入电路中经过放大、整形、微分操作之后形成特定周期的窄脉冲，送到主门的一个输入端。主门的另外一个输入端为时基电路产生电路产生的闸门脉冲。在闸门脉冲开启主门的期间，特定周期的窄脉冲才能通过主门，从而进入计数器进行计数，计数器的显示电路则用来显示被测信号的频率值，内部控制电路则用来完成各种测量功能之间的切换并实现测量设置。 在传统的电子测量仪器中，示波器在进行频率测量时测量精度较低，误差较大。频谱仪可以准确的测量频率并显示被测信号的频谱，但测量速度较慢，无法实时快速的跟踪捕捉到被测信号频率的变化。正是由于频率计能够快速准确的捕捉到被测信号频率的变化，因此，频率计拥有非常广泛的应用范围。 在传统的生产制造企业中，频率计被广泛的应用在产线的生产测试中。频率计能够快速的捕捉到晶体振荡器输出频率的变化，用户通过使用频率计能够迅速的发现有故障的晶振产品，确保产品质量。 在计量实验室中，频率计被用来对各种电子测量设备的本地振荡器进行校准。在无线通讯测试中，频率计既可以被用来对无线通讯基站的主时钟进行校准，还可以被用来对无线电台的跳频信号和频率调制信号进行分析。 常用的频率测量方法有测频法、测周法、测周期/频率法、F/V与A/D法。本文阐述了用测频法构成的数字频率计。 关键词：逻辑控制，计数器，时基（T）电路、输入电路、计数显示电路以及控制电路。
(完整)数字频率计设计与制作 编辑整理： 尊敬的读者朋友们： 这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（(完整)数字频率计设计与制作）的内容能够给您的工作和学习带来便利。同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。 本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为(完整)数字频率计设计与制作的全部内容。
数字频率计设计与制作 王峰, 电子工程系 摘要:数字频率计是一种可以用十进制数字显示被测信号频率的测量仪器。被测信号可以是任何周期性变化的信号如正弦波、方波、三角波等等。如果加入放大电路，通过传感器则可以对许多微弱的、规律的物理量进行测量，例如声音、机械振动、转速的频率等等。使用频率计能让我们直观的看到信号的频率,其方便性、简单性、准确性使其具有较高的实用价值。因此数字频率计是一种应用很广泛的仪器，在计算机、通讯设备、自动化等科研生产领域起着重要作用。对于本次课题“数字频率计设计与制作”，我选用了555定时器产生时基信号，单稳态触发器74LS273来控制电路中的锁存，计数器74LS90来计数,74LS48进行译码并通过数码管显示。运用数字集成芯片给设计减少了很多不必要的麻烦。 关键词:数字频率计；锁存；译码；计数 Digital Frequency Meter Design and Fabrication Wangfeng, Electronic Information Engineering Abstract:Digital Frequency Meter is a measuring device， it can using decimal numeral reveal the signal frequency。 The measured signal was variety seasonal signal， such as sinusoidal wave, square wave， triangle wave and so on. If we using amplify circuit， we can also use sensing element measuring so many faint and regular signals， for example voice， inflexible vibrate and rotation rate. Digital Frequency Meter can make us intuitively sight the signal frequency，it’s conveniently, simply and accuracy， so it has enormously worthy in many fields, include computer， communication apparatus， automation equipment and so on。For about this subject study，the Digital Frequency Meter Design and Fabrication,I select 555_timer produce a normal time signal， using Monostable Trigger 74LS273 constitute flip-latch，using counter flip-flop 74LS90 count，using 74LS48 constitute a code translator and usig Mixie light reveal frequency。 Apply digital integrated circuit chip help me save so many time and reduce a number of inconvenience. Key words：Digital Frequency Meter； flip—flop; code translator; counter
简单数字频率计的设计与制作 1结构设计与方案选择 1.1设计要求 （1）要求用直接测量法测量输入信号的频率 （2）输入信号的频率为1～9999HZ 1.2设计原理及方案 数字频率计是直接用十进制的数字来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波和尖脉冲信号的频率，而且还可以测量它们的周期。 所谓频率就是在单位时间（1s）内周期信号的变化次数。若在一定时间间隔T内测得周期信号的重复变化次数为N，则其频率为f=N/T（1-1）据此，设计方案框图如图1所示： 图1 数字频率计组成框图 图中脉冲形成的电路的作用是将被测信号变成脉冲信号，其重复频率等于被测信号的频率fＸ。时间基准信号发生器提供标准的时间脉冲信号，若其周期为1s，则们控电路的输出信号持续时间亦准确的等于1s。闸门电路由标准秒信号进行控制当秒信号来到时，闸门开通，被测脉冲信号通过闸门送到计数器译码显示电路。秒信号结束时闸门关闭，技计数器得的脉冲数N是在1秒时间内的累计数，所以被测频率fＸ= N Hz。 被测信号fＸ经整形电路变成计数器所要求的脉冲信号○1，其频率与被测信号的频率相同。时基电路提供标准时间基准信号○2，其高电平持续时间t1=1 秒，当l秒信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到l秒信号结束时闸门关闭，停止计数。若在闸门时间1s内计数器计得的脉冲个
数为N，则被测信号频率f=NHz,如图2（a）所示，即为数字频率计的组成框图。 图2（a）数字频率计的组成框图 图2（b）数字频率计的工作时序波形 逻辑控制单元的作用有两个： 其一，产生清零脉冲④，使计数器每次从零开始计数； 其二，产生所存信号⑤，是显示器上的数字稳定不变。这些信号之间的时序关系如图2（b）所示数字频率计由脉冲形成电路、时基电路、闸门电路、计数锁存和清零电路、译码显示电路组成。
简易数字频率计的设计与制作 作者:赵玉龙 【摘要】:本设计是基于单片机内部的两个定时器/计数器与外围硬件相结合,并通过一定的软件控制达到测量频率的目的的简易数字频率计，可以直接精确测量1KHZ到65.535KHZ的频率范围。本设计的优点在于直接利用单片机进行频率的测量，更加的方便，实用。 【关键词】:单片机频率测量
前言 单片机即单片微控制器单元,由微处理器,存储器,I/O接口,定时器/计数器等电路集成在一块芯片上构成,现在应用于工业控制,家用民用电器以及智能化仪器仪表,计算机网络,外设,通信技术中,具有体积小、重量轻、性价比高、功耗低等特点, 同时具有较高的抗干扰性与可靠性可供设计开发人员灵活的运用各种逻辑操作,实现实时控制和进行必要的运算.目前单片机更朝着大容量、高性能与小容量、低廉化、外围电路内装化以及I/O接口的增强和能耗降低等方向发展.本设计的意义在于如何利用较少的硬件达到直接测量较高精度频率的目的，更加的方便，快捷，相对于传统的数字频率计实用性更高。
第一章 系统硬件电路的设计 1.1方案的选择: 方案一.采用组合电路和时序电路等大量的硬件电路来构成，利用555多谐振荡产生闸门时间，两个D 触发器来进行门控信号的选择，数码管,以及其他硬件电路组成。 方案二.利用一块AT89C51单片机芯片直接来驱动数码管。 比较方案一与方案二在实现功能一样的情况下,我们可以发现纯粹利用硬件电路来实现不仅产品体积较大，运行速度慢,而且增加了许多的硬件成本,而利用单片机体积小、功能强、性能价格比较高等特点,在实际使用时节约了很多的硬件成本,符合设计的要求,故而本设计选择方案二来实现频率的测量. 1.2系统功能分析 本系统是基于单片机的简易数字频率计，在硬件的基础上通过软件的控制 达到频率测量的目的，整个系统工作由软件程序控制运行。整个系统主要可以分为两个部分，频率测量单元和频率显示单元。频率测量单元主要完成对被测信号的测量，而显示单元主要完成用数码形式将测量结果显示出来。 1.3.系统的方框图: 被测信号通过单片机的内部处理，完成对被测信号的测量，经过转换以数字形式显示出来。 图一 系统方框图 具体情况如下： 将单片机定时/计数器0设置成定时器方式,由它对单片机机器周期信号计数定时,形成时间间隔T,去控制单片机定时/计数器1的启动和停止, 单片机定时计数器1设置成计数器方式,由它对被测信号计数. 这里需要说明能够的是单片机内的两个定时/计数器在同一时刻不能既作为计数器使用又作为定时器使用,如设置成定时器模式就不能作为计数器使用;如设置成计数器模式就不能作为定时器使用. 1.4.各功能部件单元电路设计
电子线路课程设计报告 姓名： 学号： 专业：电子信息 日期：2014.4.13 南京理工大学紫金学院电光系 2014-4-13
引言 《电子线路课程设计》是一门理论和实践相结合的课程。它融入了现代电子设计的新思想和新方法，架起一座利用单元模块实现电子系统的桥梁，帮助学生进一步提高电子设计能力。对于推动信息电子类学科面向21世纪课程体系和课程内容改革，引导、培养大学生创新意识、协作精神和理论联系实际的学风，加强学生工程实践能力的训练和培养，促进广大学生踊跃参加课外科技活动和提高毕业生的就业率都会起到了良好作用。 该课程主要内容： （1）了解和掌握一个完整的电子线路设计方法和概念； （2）通过电子线路设计、仿真、安装和调试，了解和掌握电子系统研发产品的一个基本流程。 （3）了解和掌握一些常见的单元电路设计方法和在电子系统中的应用：包括放大器、滤波器、比较器、光电耦合器、单稳、逻辑控制、计数和显示电路等。 （4）通过编写设计文档与报告，进一步提高学生撰写科技文档的能力。 （5）电子线路课程设计课题： 设计并制作一个基于模电和数电的简易数字频率计。
目录 第一章设计要求................................................. 1.1 基本要求........................................... 1.2 提高部分........................................... 1.3 设计报告........................................... 第二章整体方案设计............................................. 2.1 算法设计........................................... 2.2 整体方框图及原理................................... 第三章单元电路设计............................................. 3.1 模电部分设计....................................... 3.1.1 放大电路........................................ 3.1.2 滤波电路........................................ 3.1.3 比较电路........................................ 3.1.4 模电总体电路.................................... 3.2 数电部分设计....................................... 3.2.1 时基电路........................................ 3.2.2 单稳态电路...................................... 3.2.3 计数、译码、显示电路............................ 3.2.4 数电总体电路.................................... 第四章测试与调整............................................... 4.1 时基电路的调测..................................... 4.2 计数电路的调测..................................... 4.3 显示电路的调测..................................... 第五章设计小结................................................. 5.1 设计任务完成情况................................... 5.2心得体会...........................................
基于Proteus的数字频率计设计与仿真 摘要：本文主要论述了利用单片机AT89C51进行频率、周期、时间间隔、占空比测量的设计过程。该频率计采用测量N个信号波形周期的算法，充分利用单片机AT89C51中三个可编程定时/计数器，结合部分中规模数字电路，克服了基于传统测频原理的频率计的测量精度随被测信号频率的下降而降低的缺点，实现了频率、周期、时间差、占空比的高精度测量，结果的显示。该数字频率计的硬件系统电路由前置整形电路、分频电路、基准信号源、单片机电路和数字显示电路构成。其中单片机电路又由单片机、数据选择器、键盘、状态指示电路构成。软件系统由主程序、键盘子程序、显示子程序、测量子程序、脉冲高、低电平宽度测量子程序构成，由汇编语言编写。通过硬件系统和软件系统的相互配合，成功的实现了频率、周期、时间差、占空比的高精度测量，系统的自校和测量结果的显示。 关键词：数字频率计；周期；单片机 Digital Frequency Measure Design and Simulation Based on Proteus Abstract:This article mainly discusses the design process of us ing single-chip AT89C51to measure frequency, cycle, time interval and duty cycle. U s ing the algorithm of measur ing N signal cycle, mak ing full use of the three programmable timer / counter of single-chip AT89C51, combined with some digital circuits, t he frequency meter overcome s the shortcomings of the measurement accuracy reduces with the reduction of the frequency of the measured signal by t he frequency meter based on the principle of traditional measurement of frequency , achieves high-precision measurements of the frequency, cycle, time difference and duty cycle, displays the results. The hardware system circuit s of the digital frequency meter is made up of the pre-shaping circuit, sub-frequency circuit, reference signal source, single-chip circuit, digital display circuit and DC power supply regulator circuit. Of it, the s ingle-chip circuit consists of single-chip, data selector and keyboards. The s oftware system is made up of main program, keyboard s ubroutine, display subroutine, measurement subroutine, pulse high and low level width measurement subroutine, prepared by the assembly language. T hrough the cooperat ion with each other of the h ardware system and software system,t he frequency meter successfully achieves high-precision measurements of frequency,cycle, time difference, and duty cycle, finishes s ystem calibration and the display of measurement results. Keywords：d igital frequency meter;cycle; single-chip 1绪论 ·1.1课题研究的意义