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第6章 时序逻辑电路习题答案

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第六章 时序逻辑电路
6-1 分析题图6-1所示的同步时序电路，画出状态图。

题图6-1 解： ，1122121n n n J K Q T Q Z Q Q ====，，，1n 1
11
1111121n n n n n n Q J Q K Q Q Q Q Q Q +2=+=+=+
12221n n n Q T Q Q Q +=⊕=⊕2
n
， 状态表入答案表6-1所示，状态图如图答案图6-1所示。

答案表6-1
Q 2n Q 1n
Q 2n+1 Q 1n+1 Z 0 0 0 1 1 0 1 1
0 1 1 1 1 1 0 0 0 0 0 1
答案图6-1
6-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。

试问下一个时钟作用后，寄存
器所处的状态？经过多少个CLK 脉冲作用后数据循环一次，并列出状态表。

3
题图6-4
解：下一个时钟作用后，寄存器所处的状态为“011”。

经过四个CLK脉冲作用后数据循环一次，波形如图答案图6-4所示。

状态表如答案表6-4所示：
答案表6-4
CLK Q1 Q2 Q3
1
2
3
4
1 1 1
0 1 1
0 0 1
1 0 0
1 1 0
答案图6-4
6.9 设计一个串行数据检测电路，当连续输入三个或三个以上1时，电路的输出为1，其他情况下
输出为0。

例如：
输入X 101100111011110
输出Y 000000001000110
解：
设电路开始处于初始状态为S0。

第一次输入1时，由状态S0转入状态S1，并输出0；若继续输入1，由状态S1转入状态S2，并输出0；如果仍接着输入1，由状态S2转入状态S3，并输出1；此后若继续输入1，电路仍停留在状态S3，并输出1。

电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。

原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。

状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。

所得原始状态图中，状态S2和S3等价。

因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。

所以它们可以合并为一个状态，合并后的状态用S2表示。

等价图请见答案图6-15。

(b) 简化状态图(c) 二进制状态图
答案图6-15
选用2个CLK下降沿触发的JK触发器，分别用FF0、FF1表示。

采用同步方案，即取：
(a) 原始状态图
的卡诺图
(a) 1
+
n
Q的卡诺图
(b) 1
1
+
n
Q的卡诺图
n
n n Q Q X Q 0110=+n
n n n XQ Q XQ Q 11011+=+1n
Y XQ =
答案图6-16
与JK 触发器的特征方程比较得到：
010101 1 n J XQ K J XQ K X
⎧==⎪⎨==⎪⎩⎪⎩⎪⎨⎧+=⋅+=++n n n n n n n n XQ Q XQ Q Q Q Q X Q 1
10110011001
n Q
JQ KQ
+=+n
连线电路图如答案图6-17。

Y
00←11→01
0/0 1/1
答案图
6-17
将无效状态11代入输出方程和状态方程计算，电路能够自启动。

6.10 设计一个串行数码检测电路。

当电路连续输入两个或者两个以上的1后，再输入0时，电路
输出为高电平，否则为0。

使用JK 触发器实现此电路。

解：
设S 0为初始状态或00的状态，S 1为01的状态，S 2为11的状态。

假设电路开始处于S 0状态。

第一次输入1时，由状态S 0转入状态S 1，并输出
0；若继续输入1，由状态S 1转入状态S 2，并输出0；此后若继续输入1，电路仍停留在状态S 2，并输出0。

在状态S 2后若输入0，回到初始状态S 0，并输出1；而在其他的状态下输入0都会回到S 0，并输出0。

由此画出状态图:
(a) 状态图
(b) 二进制状态图
X/Y
选用2个JK 触发器，分别用FF 0、FF 1表示。

触发器的状态及输出卡诺图如下：
Y 的卡诺图
(a) 1
0+n Q 的卡诺图
(b) 11+n Q 的卡诺图
n
1
Q X Y =
n n n Q Q X Q 0110=+n
n n n XQ Q XQ Q 11011+=+与JK 触发器的特征方程比较得到：
⎪⎩⎪⎨⎧+=⋅+=++n n n n n n n n XQ Q XQ Q Q Q Q X Q 11011001100
1Y XQ =
010101 1 n J XQ K J XQ K X
⎧==⎪⎨==⎪⎩
根据连线定义，连线电路图如答案图6-18。

答案图6-18
6.11 用T 触发器设计一个可变进制同步计数器。

当X = 0时，该计数器为三进制加法计数器；当X =
1时，该计数器为四进制加法计数器。

解：
设S 0表示电路的上一个输入为0，S 1表示电路的上两个输入为01，S 2表示电路的上两个输入为11。

假设电路开始处于初始状态为S 0。

第一次输入1时，由状态S 0转入状态S 1，并输出0；若继续输入1，由状态S 1转入状态S 2，并输出0；此后若继续输入1，电路仍停留在状态S 2，并输出0。

在状态S 2后若输入0，回到初始状态S 0，并输出1；而在其他的状态下输入0都会回到S 0
，并输出0。

由此画出状态图:
选用2个T 触发器，分别用FF0、FF1表示。

触发器的状态及输出卡诺图如下：
Z 的卡诺图
(a) 1
0+n Q 的卡诺图
101n n n n n Z Q Q X Q =+ 1
00101Q n n n n n n n Q Q X Q X Q Q +=⋅++0n
(b) 11+n Q 的卡诺图
n n n n
n n Q X Q 101011
Q Q Q +=+
与T 触发器特征方程比较得： 11
000n n n n n T Q X Q Q +=+=
1
11n n n n n n T X Q X Q X Q +=++=+1n
101n n n n n Z Q Q X Q =+
连线电路图如答案图6-19。

答案图6-19
6.12 试用74LS161分别用异步清零法和同步置数法实现模12加法计数器。

解：异步清零法和同步置数法如答案图6-20
（a ）异步清零法 （b ）同步置数法
答案图6-20
6.13 试用74LS161和74LS152等器件设计一个数字序列产生器，它可以周期地产生如下序列号：
(6ED)H 。

解：要产生011011101101的序列，使用74LS161构成模12的计数器，然后使用Q 2 Q 1 Q 0控制8-1数据选择器74LS152，当Q 3 Q 2 Q 1 Q 0由0至7时，D 0至D 7依次为01101110，而Q 3 Q 2 Q 1 Q 0由8至
11时，D 0至D 3依次为1101，观察可使
3D = 3Q 0312*******D Q D D Q D D D D ======，，，，0=。

电路如答案图6－21.
答案表
6-6
C B A
Q 3 Q 2 Q 1 Q 0 Y 0 0 0 0 00 0 0 1 10 0 1 0 10 0 1 1 00 1 0 0 10 1 0 1 10 1 1 0 10 1 1 1 01 0 0 0 11 0 0 1 11 0 1 0 01 0 1 1 1
答案图6-21
6.16 分析题图6.16所示电路的功能。

题图6.16
解： 左右两芯片均为余三码模10加法器，由0011增至1100，然后返回0011，依次循环。

每次左侧芯片增至1100时，右侧边芯片加1。

由此可知，电路为两位余三码十进制加法计数器，且左侧芯片为低位，右侧芯片为高位。

6.17 请用74LS290接成六进制和九进制计数器。

不用其他元件。

解：见答案题图6-23，6-24，6-25
答案图6-23 采用异步制零法构成六进制计数器的逻辑图和状态图
答案图6-24 采用异步制9法构成六进制计数器的逻辑图和状态图
答案图6-25 采用复位法构成九进制计数器的逻辑图和状态图
6.19 请指出74290如题图6.19所示电路图的模值为多少？
题图6.19
解：电路是扩展成100进制，然后用反馈归零法组成8421BCD 码的69进制计数器。

6.20 请画出如题图6.20所示电路的状态图，并说明其功能。

题图6.20 答案图6-26 习题6-20状态图
解：电路功能为7进制计数器，状态图如答案图6-26所示。

6.26 如题图6.26所示，设74LS194的输出状态为31111Q Q Q =，请列出在时钟CLK 下的M 1
和0123Q Q Q Q 的状态迁移表。

012Q
题图6.26
解：该电路为15分频电路，0000自成循环，故无自启动能力。

答案表6-13 例题6-26状态迁移表。

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数字逻辑设计第6章 时序逻辑电路习题与解答

数字逻辑设计第6章 时序逻辑电路习题与解答

由图 6－71 可写出各三个 D 触发器的驱动方程： D0＝Q0’ D1＝Q1’ D2＝Q2’
将方程代入 D 触发器的状态方程 Q*＝D，得状态方程：
Q0*= Q0’，CLK 下降沿触发 Q1*=Q1’，Q0 上升沿触发 Q2*=Q2’， Q1 上升沿触发 根据状态方程可以画出 Q0、Q1、Q2 的波形图如下图所示，由图可见，该电路为 3 位异步二进制减法器。
6-14 用 74HCl61 构成的电路如图 6-77 所示，试分析其逻辑功能。
图 6-77 题 6-14 解：
由图可见，两个十六进制计数器 74HC161 形成级联方式，其中，161(1)的装
入值为 1100，进位输出 CO 接 161(2)的使能端 P 和 T，所以 161(1)为低 4 位，161(2) 为高 4 位，低 4 位计数达到 1111 时，进位输出 CO 有效，使下一时钟 CLK 上升沿 到达时，161(2)开始计数，而 161(2)计数达到 1111 时，其 CO 经反向形成装入 信号，高 4 位的装入值为 0011，所以在反复计数时，161(2)的计范围是从 0011 至 1111，而低 4 位的计数范围是从 1100 至 1111，整个 8 位从 00111100 到 11111111，其计数范围是从 60 到 255，共 196 个状态，所以该电路两片之间是 196 进制计数器。 6-15 试用 74HCl61 构成十一进制计数器。 题 6-15 解：
Q0*= Q0’ Q1*= Q0’Q1’+ Q0Q1 Q2*= Q0’Q1’Q2’+(Q0’Q1’)’Q2 根据状态方程可列出状态转换表如下：
C=1
C=0
Q2 Q1 Q0 000
Q2*Q1*Q0* 001
第06章时序逻辑电路习题解

第06章时序逻辑电路习题解


[题6.20]分析图P 6.20给出的电路，说明这是多少进制的计数器，两片之间是多少进制。 74LSl61的功能表见表6.3.4。
解：这是采用整体置数法接成的计数器。 在出现LD'=0信号以前，两片74LSl61均按十六进制计数。即第(1)片到第(2) 片为十六进制。当第(1)片计为2，第(2)片计为5时产生LD'=0信号，待下一个 CLK信号到达后两片74LSl61同时被置零，总的进制为 5 X 16+2+1=83 故为八十三进制计数器。
图A 6.12
[题6.13]试分析图P 6.13的计数器在M=1和M=0时各为几进制。
解：图P6.13电路是采用同步置数法用74160接成的可变进制计数器。在M=1的 状态下，当电路进入Q3Q2Q1Q0=1001(九)以后，LD'=0。下一个CLK到达时将 D3D2D1D0=0100(四)置入电路中，使Q3Q2Q1Q0=0100，再从0100继续作加 法计数。因此，电路在0100到1001这六个状态间循环，构成六进制计数器。同 理，在M=0的情况下，电路计到1001后置入0010(二)，故形成八进制计数器。
[题6.6]分析图P 6.6给出的时序电路，画出电路的状态转换图，检查电路能否自启动，说 明电路实现的功能。A为输入变量。
解：由电路图写出驱动方程为 J1=K1=1 J2=K2=A Q1 将上述驱动方程代入JK触发器的特性方程，得到状态方程 Q1*=Q1' Q2*=A Q1 Q2 输出方程为 Y=AQ1Q2+A'Q1'Q2' 根据状态方程和输出方程画出的状态转换图如图A 6.6所示。因为不存在无效 状态，所以电路不存在自启动与否的问题。 当A=0时电路对CLK脉冲作二进制加法计数，A=1时作二进制减法计数。
数字逻辑设计习题参考答案(第6章)

数字逻辑设计习题参考答案(第6章)

第6章时序逻辑电路6—1 从概念，结构和功能描述等几个方面简述时序逻辑电路和组合逻辑电路的不同。

概念：组合逻辑电路在任一时刻的输出仅由该时刻的输入决定，而与过去的状态无关，电路无记忆功能。

时序逻辑电路任一时刻的输出信号不仅取决于该时刻的输入信号，而且还取决于电路原来的状态。

结构：组合电路都是单纯由逻辑门组成，且输出不存在反馈路径。

时序逻辑电路由组合逻辑电路和存储电路组成，输出和输入之间有反馈。

存储电路一般由触发器构成。

功能描述：组合逻辑电路一般用逻辑图、逻辑表达式和真值表描述。

时序逻辑一般用逻辑图、逻辑方程式（状态方程、输出方程、驱动方程）、状态转换表、状态转换图和时序图来描述。

6—2 作出与表1所示状态表对应的状态图。

6—3 用边沿触发D触发器和与非门设计一个三位右移寄存器，用一控制端X控制，当0=X时能串行输入新数据ID，当1=X时具有自循环功能。

A BD C2111/10X/010/011/010/001/101/010/011/000/001/1QQSETCLRDQQSETCLRDQQSETCLRDXD ID OCP6—4 完成下列设计：1. 画出用J-K 触发器实现的四位右移寄存器的逻辑图（数据向高位移位定义为右移，寄存器的输出1Q 2Q 3Q 4Q ，设4Q 为高位。

2. 用上述四位右移寄存器实现下列计数器，写出设计步骤，画出逻辑图。

CP 1Q 2Q 3Q 4Q0 0 0 0 0 11 0 0 02 0 1 0 0 31 0 1 0 4 0 1 0 1 5 0 0 1 0 6 0 0 0 1 70 0 0 0答：由题意知，计数器是由右移寄存器实现的，所以只要确定第一个JK 触发器的驱动方程即可。

根据给出的状态转换表，可得卡诺图。

化简得43Q Q Q Q Q Q D ++=⋅⋅=6—5 用一片74LS161和必要的门电路构成一个可控计数器。

当控制端C=1时，实现八进制计数；C=0时，实现四进制数。

时序逻辑电路试题及答案

时序逻辑电路试题及答案

时序逻辑电路试题及答案一、单选题1.CP有效时，若JK触发器状态由1翻转为0，则此时JK输入端必定有A、J=0B、J=1C、K=0D、K=1【正确答案】：D2.主从RS触发器是在时钟脉冲CP的( )，根据输入信号改变状态。

A、低电平期间B、高电平期间C、上升沿时刻D、下降沿时刻【正确答案】：D3.仅具有置0和置1功能的触发器是A、RS触发器B、JK触发器C、D触发器D、T触发器【正确答案】：C4.关于JK触发器的错误表述是A、对于输入信号没有制约条件B、不允许JK同时为1C、允许JK同时为1D、允许JK同时为0【正确答案】：B5.D触发器当D=Q时，实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：C6.JK触发器有( )触发信号输入端。

A、一个B、二个C、三个D、四个【正确答案】：B7.下列哪项表示基本RS触发器的符号A、B、C、D、【正确答案】：A8.D触发器在CP脉冲有效的情况下能实现的功能是A、置0和置1B、置1和保持C、置0和保持D、保持和翻转【正确答案】：A9.基本RS触发器是( )。

A、组合逻辑电路B、单稳态触发器C、双稳态触发器D、无稳态触发器10.双D集成触发器CD4013的时钟脉冲CP的引脚是A、14脚B、7脚C、3脚与11脚D、5脚与11脚【正确答案】：C11.与非型同步RS触发器，CP=1期间，( )，触发器维持原态。

A、R=0，S=0B、R=0，S=1C、R=1，S=0D、R=1，S=1【正确答案】：A12.主从JK触发器的初态为0，JK=01时，经过2021个触发脉冲后，其状态变化及输出状态为A、一直为0B、由0变为1，然后一直为1C、在01间翻转，最后为1D、在01间翻转，最后为013.对双JK集成触发器74LS112引脚功能叙述错误的是A、16脚是VccB、8脚是GNDC、1脚是CP1D、16脚是GND【正确答案】：D14.D触发器用作计数型触发器时，输入端D的正确接法是A、D=0B、D=1C、D=D=Q【正确答案】：C15.JK触发器中，当JK取值相同时，则Q等于A、J⊕QB、QC、1D、016.在RS触发器的逻辑符号中表示A、低电平时置1B、高电平时置1C、低电平时置0D、高电平时置0【正确答案】：C17.JK触发器，若J=，K= Q，则可实现的逻辑功能是A、置0B、置1C、保持D、翻转【正确答案】：D18.D触发器有( )触发信号输入端。