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关于RISC实验报告

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实验名称：基于RISC技术的模型计算机设计一、实验目的：1.了解精简指令系统计算机（RISC）和复杂指令系统九三级（CISC）的体系结构特点和区别。

前面组成原理部分的“复杂模型机”是基于复杂指令系统（CISC）设计的模型机，本书中所提到的复杂指令系统计算机可参照组成原理部分的“复杂模型机”来理解2.掌握RISC处理器的指令系统特征和一般设计原则二、实验设备：PC机一台，TD-CMA实验系统一套三、实验内容：1.指令系统设计本实验采用RISC思想设计的模型机选用常用的五条指令：MOV、ADD、LOAD、STORE、JMP作为指令系统，寻址方式采用寄存器查询制及直接寻址两种方式。

指令格式采用单字节及双字节两种格式：单字节指令（MOV、ADD、JMP、SUB）格式如下：7 6 5 4 3 2 1 0OP-CODE RS RD 其中，OP-CODE为操作码，RS为源寄存器、RD为目的寄存器，并规定：RS或RD 选定的寄存器00 R001 R110 R211 A双字节指令（LOAD、SA VE）格式如下：7 6 5 4 (1) 3 2 (1) 1 0 (1) 7-0(2)OP-CODE RS RD P根据上述指令个是，列出本模型机的五条机器指令的具体格式、汇编符号和指令功能：操作码指令名0 0 0 0 MOV0 0 0 1 ADD0 0 1 0 SUB0 1 0 0 JMP1 0 0 0 LOAD0 1 1 1 STA2.RISC处理器的模型计算机系统设计3.控制器设计四、实验原理图：数据通路图：指令周期流程图：PC->ARMOVADDS1运行微程序S1LOADSAVEJMPRAM->IRS1PC->AR RAM->ARRS->RD PC+1PC->ARRAM->ARRS->PC T1T2T4T1T2T3PC+1RS->B RS->RAM S1S1T3T4ALU->RDPC+1PC+1RS->RDPC+1PC+1S1五、VHDL 程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RISC ISPORT(T1,T2,T3,T4,I7,I6,I5,I4,I3,I2,I1,I0,CLR,Q:IN STD_LOGIC;LDR0,LDR1,LDR2,R0_B,R1_B,LD,R2_B,PC_B,LDAR,IOM,RD,WR,LDIR,LDPC,LDAC,LDD R,ALU_B: OUT STD_LOGIC;S:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ENTITY RISC;ARCHITECTURE ART OF RISC ISSIGNALMOV,ADD,JMP,LOAD,STA,SUB,RS_B,LDRi,F,CLK,CLK11,M1,M2,M3,M4:STD_LOGIC; BEGINM1<=Q AND T1;M2<=Q AND T2;M3<=Q AND T3;M4<=Q AND T4;MOV<=(NOT I7)AND(NOT I6)AND(NOT I5)AND(NOT I4);ADD<=(NOT I7)AND(NOT I6)AND(NOT I5)AND(I4);SUB<=(NOT I7)AND(NOT I6)AND(I5)AND(NOT I4);JMP<=(NOT I7)AND(I6)AND(NOT I5)AND(NOT I4);LOAD<=(I7)AND(NOT I6)AND(NOT I5)AND(NOT I4);STA<=(NOT I7)AND(I6)AND(I5)AND(I4);CLK11<=(LOAD OR STA)AND T4;SS0:PROCESS(ADD,SUB)BEGINIF ADD='1' THEN S<="1001";ELSE S<="1011";END IF;END PROCESS;SS1: PROCESS(CLK11,CLR)BEGINIF CLR='0' THEN F<='0';ELSIF (CLK11'EVENT AND CLK11='0') THEN F<=NOT F;END IF;END PROCESS;SS2: PROCESS(CLR,T1,T2,T3,LOAD,F,STA)BEGINIF CLR='0' THEN RD<='0';WR<='0';ELSE RD<=(T2 AND(NOT F)) OR ( T1 AND( LOAD OR STA)AND F)OR (T2 AND LOAD AND F);WR<=T3 AND STA AND F;END IF;END PROCESS;PC_B<=NOT( (T1 AND (NOT F) )OR ((LOAD OR STA)AND T4 AND (NOT F)));ALU_B<=NOT((ADD OR SUB) AND T4);RS_B<=NOT(((MOV OR ADD OR JMP OR SUB)AND T3 AND (NOT F)) OR (STA AND T3 AND F));LD<=NOT(T3 AND JMP AND (NOT F));IOM<=NOT( T2 OR (T1 AND (LOAD OR STA) AND F)OR (T3 AND STA AND F) );LDPC<=(M3 AND (NOT F))OR (M3 AND (LOAD OR STA)AND F );LDDR<=(ADD OR SUB) AND M3 AND (NOT F);LDIR<=M2 AND (NOT F);LDAR<=M1 OR ((LOAD OR STA)AND (NOT F)AND M4) OR(M1 AND(LOAD OR STA)AND F);LDRi<=((ADD OR SUB) AND M4 AND (NOT F))OR (LOAD AND M2 AND F) OR (MOV AND M3 AND (NOT F));R0_B<=RS_B OR ( I3) OR ( I2);R1_B<=RS_B OR ( I3) OR (NOT I2);R2_B<=RS_B OR (NOT I3) OR ( I2);LDAC<=LDRi AND (I1) AND (I0);LDR0<=LDRi AND (NOT I1) AND (NOT I0);LDR1<=LDRi AND (NOT I1) AND (I0);LDR2<=LDRi AND (I1) AND (NOT I0);END ARCHITECTURE ART;六、实验步骤：1.编译，编辑所设计的CPLD芯片程序，并配置引脚打开Quartus Ⅱ，选择File→New Project Wizard，输入目标路径，工程名及顶层设计实体名，区分大小写。

2、输入工程中包含的设计文件3、确定设计使用的器件，MAXII →4、选择EDA工具：综合、仿真和时序分析5、检查工程中的各项设置6、建立新文件。

File →New，选择VHDL，输入程序，保存7、File →Creat/Update →Creat Symbol Files For Current File，产生一个类型为电原理图的新文件。

8、重复6、7，产生所有模块，完成VHDL语言输入及原理图绘制。

9、分配引脚。

执行Assignments →Pins命令，启动分配引脚功能.10、编译源文件，Processing →Start Compilation11、用下载电缆将PC机和CPLD的下载电路连接起来，执行Tool→Programmer命令，在框中选择默认的JTAG下载方式，选中Program/Configure框，Add File将生成的pof文件添加进来，启动Start按钮完成下载12、打开CMA软件，编写验证程序，运行通路图，观察并记录程序执行流程及各寄存器的变化。

13、完成实验报告，内容包括：实验目的、实验设备、实验内容、实验原理图、VHDL程序、实验步骤、验证程序、实验数据及实验心得。

七、实验数据： 1. 数据流程图八、实验心得、 1.毕成：本次硬件实验让我对基于RISC 技术的模型计算机的简单实现有了直观的认识。

虽然实验已经简化了很多，但是由于理论课程的实践环节比较少，对于芯片关于指令的实现不够了解，导致实验过程中遇到了一些困难。

虽然之前有学习过数字逻辑电路和计算机组成原理，但是由于VHDL 并不在考核范围，导致这次实验拿到VHDL 并且要进行修改的时候有点不知所措。

不过经过我们细致的分析以后，成功的对VHDL 中的逻辑判断进行了修改，实现了减法指令的操作。

在进行引脚分配的时候，由于之前有过引脚修改但是没有及时在试验台上修改引脚连接点，导致我们最后的SA VE指令不能将数据写入内存。

经过我们的排查和询问老师，最终解决了问题并且完成了实验。

经过这次实验，让我了解到计算机体系结构的巨大的复杂性，也意识到如果要制造一台完整的计算机需要考虑很多很多的因素，从硬件设计到指令系统、操作系统等等部分都需要非常严密周全的考量，一个接线或者是引脚分配的错误都可能会导致整个计算机不能正常运作。

总而言之，经过这次实验让我感受到我们实践课程的匮乏，导致理论知识与实际脱节，也导致我们在具备理论知识的条件下也没有办法真正的实现我们的需求。

2.陈晨：本次实验给我带来深刻的体会，虽然只是简化的RISC模型指令的设计，依然给我带来了很大的提高。

从开始VHDL代码的编辑与引脚的设计就给我们带来了不少挑战，实践不同于理论，知识点或许能模糊，但实验步骤不容有半点差错，紧紧是基本线路与引脚的连接就花费了不少时间,事实上实验中途出现的两次问题都是来自线路的问题，而指令的设计反而比较顺利。

实验步骤还是比较按部就班，但想要读懂VHDL的代码对我来说还是有些困难，我深感计算机组成原理和计算机逻辑的知识点有不少遗忘，所幸引脚分配与指令系统的功能还是有较为深刻的印象，所以整体还算是顺利的完成了实验，实验中途出现了两个错误，一个是sub指令结果无法顺利存在寄存器上，另一个是storage指令并没有数据流将寄存器中的值写入存储，经过多次排查，最终还是确认分别是指令代码中未设置剪发，并且写出数据的引脚顺序插反了而导致错误。

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嵌入式可配置RISC核的设计及验证的开题报告

嵌入式可配置RISC核的设计及验证的开题报告

嵌入式可配置RISC核的设计及验证的开题报告一、题目嵌入式可配置RISC核的设计及验证二、研究背景与意义随着现代社会信息技术的不断发展，嵌入式系统的应用越来越广泛，包括智能家居、智能物流、基于车联网的智能交通等。

而嵌入式系统中最基本也最重要的组件是中央处理器（CPU），因此对于嵌入式系统的研究和开发，对于CPU的研究和开发显得尤为重要。

传统的嵌入式CPU设计主要依赖于ASIC设计方法，这种方法的局限性在于硬件的不可更改性、制造成本高以及后期研发维护困难。

而可配置RISC核提供了一种新的CPU设计方法，这种方法可以根据嵌入式系统需求进行定制和配置，实现快速开发和低成本制造，并且可升级性和可维护性也更好。

本研究旨在探究可配置RISC核的设计及验证方法，构建一个实用的RISC核设计平台，以及针对该平台的验证方法和技术。

三、研究内容1. 可配置RISC核的体系结构设计针对嵌入式系统的处理需求和特点，设计一种基于RISC指令集的可配置RISC核体系结构，包括控制器、操作器、寄存器、存储器、中断控制等。

2. 可配置RISC核的编译工具链开发基于RISC指令集开发可配置RISC核的编译工具链，包括编译器、汇编器、链接器、调试工具等，使得可配置RISC核可以被应用程序所使用。

3. 可配置RISC核的验证方法和技术针对可配置RISC核的验证，根据可配置性和定制化的需求，开发相应的设计规范和验证方法。

优化验证策略，提高系统测试效率，降低测试成本和测试时间。

4. 可配置RISC核设计平台的构建构建可配置RISC核设计平台，实现功能模块的配置和组装，支持不同粒度的可配置性。

四、研究方法1. 系统分析方法：通过对嵌入式系统的需求和特点进行分析，确定可配置RISC核的体系结构和设计要求。

2. ASIC设计方法：采用ASIC设计方法，对可配置RISC核的体系结构进行设计，使用Verilog HDL编写代码，进行RTL级设计和仿真，生成门级网表文件。

计算机组成原理实验报告

计算机组成原理实验报告

计算机组成原理实验报告实验报告运算器实验⼀、实验⽬的掌握⼋位运算器的数据传输格式，验证运算功能发⽣器及进位控制的组合功能。

⼆、实验要求完成算术、逻辑、移位运算实验，熟悉ALU运算控制位的运⽤。

三、实验原理实验中所⽤的运算器数据通路如图2-3-1所⽰。

ALU运算器由CPLD描述。

运算器的输出FUN经过74LS245三态门与数据总线相连，运算源寄存器A和暂存器B的数据输⼊端分别由2个74LS574锁存器锁存，锁存器的输⼊端与数据总线相连，准双向I/O 输⼊输出端⼝⽤来给出参与运算的数据，经2⽚74LS245三态门与数据总线相连。

图2-3-1运算器数据通路图中A WR、BWR在“搭接态”由实验连接对应的⼆进制开关控制，“0”有效，通过【单拍】按钮产⽣的脉冲把总线上的数据打⼊，实现运算源寄存器A、暂存器B的写⼊操作。

四、运算器功能编码算术运算逻辑运算K23~K0置“1”，灭M23~M0控位显⽰灯。

然后按下表要求“搭接”部件控制路。

表2.3.2 运算实验电路搭接表算术运算1.运算源寄存器写流程通过I/O单元“S7~S0”开关向累加器A和暂存器B置数，具体操作步骤如下：2.运算源寄存器读流程关闭A、B写使能，令K18=K17=“1”，按下流程分别读A、B。

3.加法与减法运算令M S2 S1 S0（K15 K13~K11=0100），为算术加，FUN及总线单元显⽰A+B的结果令M S2 S1 S0（K15 K13~K11=0101），为算术减，FUN及总线单元显⽰A－B的结果。

逻辑运算1.运算源寄存器写流程通过“I/O输⼊输出单元”开关向寄存器A和B置数，具体操作步骤如下：2.运算源寄存器读流程关闭A、B写使能，令K17= K18=1，按下流程分别读A、B。

①若运算控制位设为（M S2 S1 S0=1111）则F=A，即A内容送到数据总线。

②若运算控制位设为（M S2 S1 S0=1000）则F=B，即B内容送到数据总线。

risc-v cpu设计总结报告

risc-v cpu设计总结报告

risc-vcpu设计总结报告随着计算机科学领域的发展，RISC-V（Reduced Instruction Set Computer - V）架构在近年来逐渐受到广泛认可和关注。

在本报告中，我们将总结RISC-V CPU设计的关键要点，针对该架构的特点和设计原则进行深入探讨。

RISC-V是一种开放、可扩展的指令集架构，其设计追求简化指令集、模块化、可扩展性和定制化能力。

在设计RISC-V CPU时，以下几个关键要点需要考虑和重视。

1. 指令集架构设计：RISC-V架构采用精简指令集的设计理念，将常用指令和操作需要保留，而将复杂指令或较少使用的指令去除。

设计者需要仔细考虑指令集的功能和性能需求，确保在去除复杂性的同时仍能提供足够的功能。

2. 流水线设计：流水线技术在RISC-V CPU设计中是至关重要的，可以提高指令的执行效率。

设计者需要合理划分流水线的各个阶段，并考虑流水线冒险和数据相关性等问题，以实现高性能的指令处理能力。

3. 性能优化技术：为提高RISC-V CPU的性能，设计者可以采用多种优化技术，如分支预测、指令缓存、数据缓存等。

合理选择和配置这些技术可以显著提高CPU的运行效率和响应速度。

4. 外设接口设计：RISC-V CPU通常需要与外部设备进行通信，设计者需要考虑和实现适当的外设接口，以便与其他硬件模块或软件进行数据交互和通信。

总结一下，设计RISC-V CPU需要考虑指令集架构、流水线设计、性能优化以及外设接口设计等关键要点。

合理的设计理念和技术选择可以帮助实现高性能、可扩展的RISC-V CPU架构。

本报告的目的是总结RISC-V CPU设计的关键要点和设计原则，帮助读者了解该架构的基本思想和开发工作。

通过深入研究和探讨RISC-V CPU设计，我们可以更好地应用这种新兴的指令集架构，推动计算机科学的发展和创新。

8位cpu实验报告

8位cpu实验报告

精简8位CPU设计报告07110401 于露一、实验原理RISC即精简指令集计算机（Reduced Instruction Set Computer）的缩写。

RISC-CPU与一般的CPU相比，通过简化指令系统使计算机的结构更加简单合理，从而提高了运算速度。

本文对RISC-CPU的架构进行了分析，并使用VHDL语言设计了8位RISC-CPU IP软核。

SAP-1 CPU部分：程序计数器、MAR、指令寄存器、控制器／序列发生器、累加器、加减法器、B寄存器、输出寄存器。

1.1 SAP-1 CPU及计算机的组成架构简介1.程序计数器它是一个4Bits的计数器,计数范围由0~15。

主要功用是记录下每个执行的指令地址,并把这个地址传送至MAR寄存器存放。

2.输入与MAR(Memory Access Register)这个方块应分成两个部分,一个是接受由“输入”部分输入到RAM内存的外部程序和数据,另一部分“MAR”是用来在CPU执行上述所加载的程序时,暂存下一个要执行的指令地址。

3.16×8 RAM这个RAM有16个存储单元，每个单元为1字节，即8bits。

所以这个RAM的地址总线是4bit,地址编码是由0000,0001,0010…1111,这个地址内容是由上述MAR传送过来,然后通过译码将地址存放的8位数据或指令输出至Wbus。

4.指令寄存器属于CPU内的控制单元,主要是将在RAM的8位数据,通过Wbus后读入指令寄存器,然后再把数据一分为二,较高的4位属于指令部分,送至下一级的“控制器”,而较低的4位属于数据部分,将会被送至Wbus。

5.控制器/序列发生器这个模块也是属于CPU内控制单元的一部分，这个控制器在程序执行时，负责送出整个计算机的时序信号CLK，而且会把指令寄存器送来的４位指令，解译成12位的控制信号，由这组控制信号指挥其它的功能方块，完成该指令的运作。

由于使用VHDL语言设计整个SAR-1，依照语法的使用，这部分会被省略，而且不会影响整个CPU运作。