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大规模集成电路硬件描述语言VHDL

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第五章大规模集成电路硬件描述语言（VHDL）80年代以来，采用计算机辅助设计 CAD技术设计硬件电路在全世界范围得到了普及和应用。

一开始，仅用 CAD来实现印刷板的布线，以后才慢慢实现了插件板级规模的设计和仿真，其中最具代表性的设计工具是OrCad和Tango，它们的出现使电子电路设计和印刷板布线工艺实现了自动化。

但这种设计方法就其本身而言仍是自下而上的设计方法，即利用已有的逻辑器件来构成硬件电路，它没有脱离传统的硬件设计思路。

随着集成电路规模与复杂度的进一步提高，特别是大规模、超大规模集成电路的系统集成，使得电路设计不断向高层次的模块式的设计方向发展，原有的电原理图输入方式显得不够严谨规范，过多的图纸和底层细节不利于从总体上把握和交流设计思想；再者，自下而上的设计方法使仿真和调试通常只能在系统硬件设计后期才能进行，因而系统设计时存在的问题只有在后期才能较容易发现，这样，一旦系统设计存在较大缺陷，就有可能要重新设计系统，使得设计周期大大增加。

基于以上电原理图输入方式的缺陷，为了提高开发效率，增加已有成果的可继承性并缩短开发时间，大规模专用集成电路ASIC研制和生产厂家相继开发了用于各自目的的硬件描述语言。

其中最具代表性的就是美国国防部开发的VHDL语言和 Verilog公司开发的Verilog HDL以及日本电子工业振兴协会开发的UDL ／I语言。

1987年12月10日， IEEE标准化组织发布IEEE标准的VHDL,定为 IEEE Stdl076—1987标准(该标准是从1983年8月美国空军支持并开发的VHDL7．2版发展而来)。

这使得VHDL成为唯一被IEEE标准化的HDL语言，这标志着 VHDL被电子系统设计行业普遍接收并推广为标准的HDL语言。

许多公司因而纷纷使自己的开发工具与VHDL兼容。

由此可见，使用 VHDL语言来设计数字系统在一定程度上是电子设计技术的大势所趋。

利用VHDL设计硬件电路的优点是:1) 设计技术齐全、方法灵活、支持广泛VHDL语言可以支持自上而下和基于库的设计方法，还支持同步电路、异步电路、 FPGA 以及其他随机电路的设计。

目前大多数EDA工具几乎在不同程度上都支持VHDL语言。

这给VHDL语言进一步推广和应用创造了良好的环境。

2）系统硬件描述能力强VHDL具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。

3）VHDL语言可以与工艺无关编程VHDL设计硬件系统时，可以编写与工艺有关的信息。

但是，与大多数HDL语言不同的是，当门级或门级以上层次的描述通过仿真验证后，可以用相应的工具将设计映射成不同的工艺(如MOS，CMOS等)。

这样，工艺更新时，就无须修改程序，只须修改相应的映射工具即可。

所以，在VHDL中，电路设计的编程可以与工艺相互独立。

4）VHDL语言标准、规范，易于共享和复用VHDL语言的语法较严格，给阅读和使用都带来了极大的好处。

再者，VHDL作为一种工业标准，设计成果便于复用和交流，反过来也能进一步推动VHDL语言的推广和普及。

§5-1 VHDL程序的基本结构一个完整的VHDL语言程序通常包含实体(Entity)，结构体(Architecture),配置(Configuration),包（package）和库(Library)5个部分。

前四种是可分别编译的源设计单元。

库存放已编译的实体、结构体、配置和包。

实体用于描述系统内部的结构和行为；包存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元来支持系统的不同设计，即对库的使用；库可由用户生成或ASIC芯片制造商提供，以便共享。

本章将对上述5部分作一详细介绍。

§ 5-1-1 VHDL程序的基本单元与构成VHDL程序的基本单元是设计实体和结构体，它对应于硬件电路中的某个基本模块。

该模块可以是一个门，也可以是一个微处理器，甚至整个系统。

但无论是简单的还是复杂的数字电路，VHDL程序的基本构成都是一样的，都由实体和结构体构成。

实体描述模块的对外端口，结构体描述模块的内部情况即模块的行为和结构。

例1是一个如图5-1所示半加器的VHDL描述。

-- The entity declarationentity Half_adder isport( X Half_ SumX: in Bit; Y adder CarryY: in Bit;Sum : out Bit;Carry : out Bit) ; 图5-1 半加器end Half_adder ;-- The architecture body :architecture Behavioral_description of Half_adder isbeginprocessbeginSum <= X xor Y after 5 Ns ;Carry <= X and Y after 5 Ns ;wait on X , Y ;end process ;end Behavioral_description例2描述了作为一个设计实体的二选一电路。

entity mux isgeneric(m:TIME:=1ns)；port(d0,d1,sel: in BIT；q: out BIT)；end mux;architecture connect of mux isSignal tmp:BIT；beginCale： process(d0，dl，sel)variable tmpl,tmp2,tmp3：BIT；begintmp1:=d0 and sel；tmp2:=d1 and (not sel)；tmp3:=tmp1 or tmp2；tmp<=tmp3；q<=tmp after m；end process；end connect：VHDL可以通过已有的基本模块来构造更大的模块或更高一层次的模块。

例如它可以利用现有的半加器模块来构造一个如图5-2所示的全加器:entity Full_adder isport (A : in Bit ;B : in Bit;Carry_in : in Bit ;AB : out Bit ;Carry_out : out Bit ) ;end Full_adder ;architecture Structure of Full_adder is-- signal declarationssignal Temp_sum : Bit ;signal Temp_carry_1 : Bit ;signal Temp_carry_2 : Bit ;-- local component declarationscomponent Half_adderport (X : in Bit ;Y : in Bit ;Sum : out Bit ;Carry : out Bit ) ;end component ;component Or_gateport (In1 : Bit :In2 : Bit ;Out1 : out Bit ) ;end component ;-- component instantiation statementsU0 : Half_adderport map (X => A, Y => B,Sum => Temp_sum , Carry => Temp_carry_1 ) ;U1 : Half_adderport map (X => Temp_sum , Y => Carry_inSum => AB , Carry => Temp _Carry_2 ) ;U2 : Or_gateport map (In1 => Temp_carry_1, In2 => Temp_carry_2 ,Out1 => Carry_out ) ;end structure ;图5-2 由半加器构造的全加器说明:①在上述所有例子中，粗斜体(如end ) 表示该标识符( end )为系统保留字。

② In1: in Bit ; In2: in Bit; 可写成In1:Bit; In2: Bit; 因为in是缺省的I/O 状态。

③ -- 为注释行标志, 该行其后的所有字符均为注释内容。

④由component ... end component ; 注明的一段为元件说明语句, 给出了该元件的外端口情况, 或者说是给出了一个元件的模板。

⑤由 -- component instantiation statements说明的为元件实例化语句部分。

该语句将元件说明中的端口映射到实际元件中的端口, 即将模板映射到现实电路。

下面对实体说明和结构体的详细情况进行解释说明：1、实体说明(Entity Declaration)实体说明的一般形式是：entity 实体名 is[类属参数说明 formal_generic_clause][端口说明formal_port_clause][说明语句declarations][begin实体语句部分]end[实体名]；说明：①实体名和所有端口名都由字符串组成(称为标识符)。

该字符串中的任意字符可以是“a”到“z”，“A”到“Z”，或数字“0”到“9”，以及下划线“_”；字符串的第一个字符必须是字母，中间不包括空格，且最后一个字符不可以为下划线，两个下划线不允许相邻。

② [ ]表示其中的部分是可选项；③对VHDL而言，大小写一视同仁，不加区分；④实体说明以 entity 实体名is开始，至 end[实体名]结束，最简单的实体说明是：entity E isend；除此之外，其余各项皆为可选项；⑤类属(Generic)语句必须放在端口语句之前，用于指定由环境决定的参数。

例如，在数据类型说明上用于传递位矢长度、数组的位长以及器件的延迟时间等参数。

类属语句的一般形式为：generic(类属参数名:子类型名[:=初始值])例如，在二选一电路的描述中的 generic(m：time:=1ns)指定了结构体内延时m的值为 lns。

又如：entity AndGate isgeneric(N:Natural:=2)；port(inputs: in Bit_vector(1 to N)；result: out Bit)；一一类属参数N规定了位矢量(Bit_Vector)inputs的长度end AndGate；⑥端口(port)说明是关于设计实体之外部接口的描述，规定了端口的名称、数据类型和输入输出方向。

例如对二选一电路描述中的 port(do,d1,sel:in BIT； q：out B1T)；其一般书写格式是：port(端口名{，端口名}：[方向]子类型名[bus][:=初始值]{；端口名{，端口名}： [方向]子类型名[bus][:=初始值]})其中方向用于定义外部引脚的信号方向是输入还是输出，共有五种方向： in，out，inout，buffer，1inkage。

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硬件描述语言AHDL

硬件描述语言AHDL


a0: in std_logic;
z0: out std_loigc);
end entity and2;
注：数据类型 time 用于仿真模块的设计。 综合器仅支持数据类型为整数的类属值。
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大 系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关 。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计 思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
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1、类属说明 类属说明：
确定实体或组件中定义的局部常数。模 块化设计时多用于不同层次模块之间信息的 传递。可从外部改变内部电路结构和规模。 类属说明必须放在端口说明之前。
Generic (
常数名称：类型 [：= 缺省值] {常数名称：类型 [：= 缺省值]} )；
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类属常用于定义： 实体端口的大小、
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一、实体（说明）
实体（说明）：
定义系统的输入输出端口
语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
VHDL是电子系统设计者和 EDA工具之 间的界面。 EDA工具及 HDL的流行，使电子系统向集 成化、大规模和高速度等方向发展。
VHDL硬件描述语言

VHDL硬件描述语言

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b. 类型参数说明 必须放在端口说明前面，用于指定参数。 c. 端口说明格式 PORT（ 端口名{，端口名}: 方向 端口名{，端口名}: 方向 数据类型名； 数据类型名）；
其中， 方向—— IN OUT INOUT BUFFER LINKAGE 输入 输出 双向 输出 不指定方向
注意： * OUT 结构选体中不能再用； * BUFFER 结构选体中能再用。
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二、VHDL程序的基本结构
* 一个完整的VHDL语言程序通常包含： 实体、 结构体、库、包集合和配置五个部分 a. 实体（Entity） ——用于描述所设计系统或单元的外部接口信号； b. 结构体（Architecture） —— 用于描述所设计系统或单元内部的结构和行为。
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c. 库（Librrary） —— 用于存放已经编译的实体、结构体、包集合和配置。 库可由用户生成或由ASIC芯片制造商提供，以便于 在设计中为大家所共享； d. 包集合（Package） —— 用于存放各设计模块都能共享的数据类型、常数和子 程序等； e. 配置（Configuration） —— 用于从库中选取所需单元来组成系统设计的不同版本； 这个部分有时可以没有。
实体
结构体
a b
&
y
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3．库
—— 库(Library)是经编译后的数据的集合，它存放包 集合定义、实体定义、结构体定义和配置定义。 a. 在VHDL语言中，库的说明总是放在设计单元的最前面， 书写格式为： LIBRARY 库名 ； 注意：
- 在设计时可以直接使用库中的数据。 - 设计者可以共享已经编译过的设计结果。 - 库和库之间是独立的，不能互相嵌套。
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i 结构描述： 描述该设计单元的硬件结构。主要用配置指定语句及元 件例化语句描述元件的类型及元件的互连关系。 ii 行为描述： 描述该设计单元的功能，主要用函数，过程和进程语句， 以算法形式描述数据的变换和传送。 iii 数据流方式/RTL描述： 以类似于寄存器传输级（RTL）的方式描述数据的传输 和变换，主要用并行信号赋值语句，显式表示该设计单 元的行为， 隐式表示了该设计单元的结构。
4 硬件描述语言VHDL

4 硬件描述语言VHDL


下表给出VHDL的常用保留字(又称关键字)。
4.3.2 VHDL语言操作符
VHDL为构造计算数值的表达式提供了许多预定义算符。 预定义算符可分为四种类型：算术运算符、关系运算符、 逻辑运算符和连接运算符。分别叙述如下：
4.3.3 数据对象
在逻辑综合中，VHDL语言常用的数 据对象为：
■ 信号 ■ 变量 ■ 常量
4.1.6 本节主要内容
本节仅对用于CPLD／FPGA设计描述的 VHDL语言作一简单说明。
其设计过程一般如下： ——代码编写； ——由综合器综合成门级网表； ——前仿真／功能仿真； ——布局／布线至某一类CPLD/FPGA中； ——后仿真／时序仿真。
4.2 VHDL语言程序 的基本结构
引言 4.2.1 实体（Entity） 4.2.2 构造体（ ARCHITECTURE ） 4.2.3 库（LIBRARY） 4.2.4 程序包 4.2.5 配置语句（ CONFIGURATION ）
——通用性好，支持面广。VHDL语言是工业 标准，凡大型CAD软件都支持VHDL语言的设计 环境，因此用VHDL编程的设计文件可通行于多 种不同的设计工具。
——重复使用性好。VHDL语言的描述与具体 生产工艺无关，变换不同的工作库便可适应不同 的生产工艺。只要设计正确，生产工艺进步了， 采用新的工作库，重新布版布图，便可继续使用。
——可读性好。VHDL语言用一种高级语言描 述电子实体，容易理解。VHDL语言被认为既是 设计实现，又是技术说明，设计与说明集于一体。
4.1.3 Verilog HDL语言
——Verilog HDL是在1983年，由GDA（GateWay Design Automation）公司的Phil Moorby首创的。 ——1986年，他对Verilog HDL的发展又作出了另一个巨大 的贡献：提出了用于快速门级仿真的XL算法。 ——1989年，Cadence公司收购了GDA公司，Verilog HDL 语言成为Cadence公司的私有财产。 ——1990年，Cadence公司决定公开Verilog HDL语言，于 是成立了OVI（Open Verilog International）组织，负责促进 Verilog HDL语言的发展。 ——基于Verilog HDL的优越性，IEEE于1995年制定了 Verilog HDL的IEEE标准，即Verilog HDL 1364-1995； ——2001年发布了Verilog HDL 1364-2001标准。在这个标 准中，加入了Verilog HDL-A标准，使Verilog有了模拟设计描 述的能力。
超高速集成电路硬件描述语言 VHDL

超高速集成电路硬件描述语言 VHDL


第八章 超高速集成电路硬件描述语言VHDL
第二节 VHDL数据类型和属性
一、VHDL操作目标 VHDL操作目标
目标：是一个或多个代表着目标种类的字符串， 目标：是一个或多个代表着目标种类的字符串，多个目 标时用“ 号分开。 标时用“，”号分开。 表达式：规定目标的初始值，这是缺省部分。 表达式：规定目标的初始值，这是缺省部分。 目标类型：规定目标的特征，VHDL含有很宽范围的数据类 目标类型 ：规定目标的特征， 含有很宽范围的数据类 型 ， 可 以 是 自 定 义 类 型 。 定义方法： 类型名> IS < 类型范围 ; 类型范围> 定义方法 ： TYPE < 类型名 VHDL有大量与类型兼容的有关规则： 有大量与类型兼容的有关规则： 有大量与类型兼容的有关规则 1. 赋予目标的表达式数据类型必须和目标数据类型相同； 赋予目标的表达式数据类型必须和目标数据类型相同； 2. 许多预先确定的运算符的操作数必须具有相同的类型； 许多预先确定的运算符的操作数必须具有相同的类型； 3. 一个实体的类型和它连接到的形式的类型相同。 一个实体的类型和它连接到的形式的类型相同。
性。 ARCHITECTURE kxor_arc OF kxor IS 结 结 结 BEGIN 构 构 构 体 体 c1 <= (NOT a1 AND b1) OR (a1 AND NOT体 b1);
1 2 n
END kxor_arc;
第八章 超高速集成电路硬件描述语言VHDL
第一节 VHDL的基本组成
第八章 超高速集成电路硬件描述语言VHDL
VHDL 概 述
一、 硬件描述语言
◆ AHDL ◆ HIHDL——TEXAS ◆ DSL——Lattice ◆ Verilog——Gataway Design Automayion IEEE标准 标准 ◆ VHDL 美国国防部在80年代初提出了 美国国防部在 年代初提出了VHSIC（ Very High Speed （ 年代初提出了 Integrated Circuit）计划，其目标之一是为下一代集成电路的 ）计划， 生产，实现阶段性的工艺极限以及完成10万门级以上的设计 万门级以上的设计， 生产，实现阶段性的工艺极限以及完成 万门级以上的设计， 建立一项新的描述方法。 年提出了一种新的HDL，称之为 建立一项新的描述方法。1981年提出了一种新的 年提出了一种新的 ， VHSIC Hardware Description Language，简称为 ，简称为VHDL。 。