常见的Verilog行为级描述语法

常见的Verilog行为级描述语法

 常见的模块介绍：选择器；译码器；解码器；比较器。这里我们主要从常见的Verilog描述的层面去介绍，而不着重考虑电路。将会提到的Verilog语句有条件选择语句，case语句，if-else。

 选择器：电路示意图如下。根据SEL信号，选择将D0还是D1，或者D3传递给D_O。即根据SEL信号选择，将某一个输入信号传递给D_O。

 对于只有两个输入信号的选择器，我们可以用单层条件选择语句描述。例如输入只有D0,D1两个。那幺SEL只要为单bit即可实现选择。SEL为0时，选择将D0传递给D_O；SEL为1时,选择将D1传递给D_O；

 assign D_O = (SEL) ? D1:D0；

 注意：条件选择语句功能: 当( ) 里面的 expression0 的条件为真时，则选择第一个表达式expression1里面的结果，否则选择：后面expression2的结果。结构如下：