《测控技术》2004年第23卷第12期·68·文章编号：1000–8829(2004)12–0068–03直接数字频率合成芯片AD9832原理及其典型应用设计DDS AD9832 and It’s Typical Application（同济大学交通信息工程系，上海 200331）沈拓，董德存摘要：直接数字式频率合成技术可以提供快速的信号建立时间，纯净的信号频谱，方便地产生各种波形，实现各种调制方式，在通信与电子系统中广泛应用。
笔者介绍了直接数字频率合成芯片AD9832的组成结构、转换原理和典型应用电路，分析了与80C51的接口时序，并给出了C驱动源代码。
关键词：直接数字频率合成；AD9832；开关电容滤波器；80C51中图分类号：TN74文献标识码：BAbstract：Direct digital synthesis can offer high converting speed，pure singal spectrum，and generate many types of wave-form，realize some modulations. It is widely used in communica-tion and electronic systems because of these special advantages. The composition，operational principle and typical application circuit of AD9832 are introduced. AD9832 to 80C51 interface，timing and C driver source code are discussed.Key words：direct digital synthesis ; AD9832 ; switched capacitor filter ; 80C51直接数字式频率合成（DDS，direct digital synthesis）是近年出现的新一代频率合成方法，采用全数字化VLSI技术设计，与传统的直接频率合成及PLL锁相环频率合成相比，信号建立时间快，一般在几ns到几µs；频率分辨率高；频率转换时相位保持连续；容易实现QAM、FSK、PSK和GMSK等各种调制方式[1]。
AD9832是一款完备的DDS芯片，只需要1个外部参考时钟、2个电阻和几个退耦电容就可以产生高达12.5 MHz的正弦波，并且采用串行接口设计，使用方便，已经越来越多地应用到各种通信与电子系统中。
1 DDS基本转换原理DDS的基本转换原理见图1。
系统初始化时，首先设置频率控制字和起始相位。
相位累加器在每个时钟周期与频率控制字K累加一次，当累加器数值收稿日期：2004–03–22作者简介：沈拓（1976—），男，安徽五河县人，工学学士，助教，主要从事嵌入式系统开发研究；董德存（1960—），男，上海人，教授，博士生导师，主要从事通信与电子系统研究。
图1 DDS原理图大于2N 则溢出，累加器仅保留后面的N位数字。
该N位数字作为地址信息输入到正弦查找表。
正弦查找表包含一个周期正弦波的数字幅度信息，每个地址对应0~2π范围内一个相位点，存放该相位点的幅度数值。
从正弦查找表取出的幅度数值被送到高速数字模拟转换器中转换成模拟量（阶梯波），通过后级的低通滤波器滤除杂散高次谐波加以平滑，就可以得到正弦波。
综上所述，可以看出DDS具有几个突出特点：①输出频率f out 由时钟频率f clk 和频率控制字K决定。
f out =（K/2N）f clk（1）N为相位累加器的位数。
频率控制字K 由N 位的二进制数组成，0<K<2N。
根据采样定理，DDS的最高输出频率f max≤f clk/2，实际应用中为了保证波形纯净，一般只能达到40% f clk。
②最小频率分辨率为Δf min =（1/2N）f clk （2）即使用N 位二进制相位累加器时，故频率分辨率等于最低输出频率f clk/ 2N，只要N 足够大，也就是相位累加器的位数具有足够长度，总能得到所需的频率分辨率。
目前实际的DDS 芯片中，一般采用24~32位的相位累加器，故频率分辨率是非常高的。
③超宽的相位频率带宽，f max＝40%f clk，f min= f clk/2N，40%f clk > f out > f clk/2N，高的频率转换速度（µs 至ns 量级），极高的频率分辨率，以及频率转换时相位保持连续，可以输出宽带的正交信号，易单片集成，易实现FSK、PSK数字调制，可以产生一般频率合成器难以产生的波形，易于微处理器控制。
④优秀的频率稳定性，输出频率只受频率控制字和时钟频率f clk频率的稳定性完全取决于时钟频率。
DDS系统中时钟频率通常由独立的石英晶体振荡器提供。
在0~70 ℃温度范围内，普通石英晶体振荡器输出频率漂移≤100×10-6，如果使用温度补偿型晶体振荡器，则漂移还可以降低一个数量级。
因此DDS的输出频率可以达到很高的稳定性。
⑤影响DDS主要技术性能的因素:其一，根据取样定理，输输出信号基波的最高频率将低于参考时钟的一半，故若要提高输出频率将受到内部器件（如包括DAC、正弦查找表直接数字频率合成芯片AD9832原理及其典型应用设计 ·69·ROM ）的速度限制。
目前Analog Devices 公司的DDS 芯片AD9858使用2 GHz 的时钟频率（内部2分频），已经可以提供高达400 MHz 的输出频率。
随着电子器件工作速度的提高，DDS 的输出频率上限也将得到进一步提高。
其二，DDS 输出的模拟信号中为阶梯波形，杂散寄生分量大，其中输出高频尤甚，它无法达到PLL 频率合成的频谱纯度。
其三，DDS 的功耗与其时钟频率成正比，故在供电受到限制的场合且又要求有较高的频率输出时，DDS 就有局限性[1]。
2 AD9832功能结构AD9832是一款CMOS 工艺的完备DDS芯片，单一3/5 V 供电，通过串行端口设置运行参数，接口简单，周边电路简单。
最高时钟频率可达25 MHz ，易于实现FSK 和PSK等各种数字调制的功能，还可以产生一般频率合成难以产生的波形。
它采用TSSOP16（16-lead thin shrink small outline package ）封装，体积小巧，功耗也较低，仅45 mW ，非常适合在空间受限制和要求低功耗的设备中使用。
其内部结构如图2所示，主要由数控振荡器（NCO ，numerical controlled oscillator ）、相位累加器（PA ，phase ac-cumulator ）、正弦查找表（LUT ，sine look-up table ）和10位数字模拟转换器DAC 组成。
数控振荡器和相位累加器包括2个32位的频率寄存器FREQ0~FREQ1，1个32位相位累加器和4个12位相位寄存器PHASE0~PHASE3。
此外还有串口通信逻辑和其他一些辅助模块。
两组频率寄存器每一组都可以控制产生不同的频率，通过外部引脚FSELECT 或命令字中的PSELECT 位控制，改变频率寄存器数值，就可以产生不同的频率。
实现FSK 调制更简单，预先将上边频和下边频对应的频率控制字分别写入FREQ0和FREQ1，然后通过PSELECT 引脚或者控制位来选择FREQ0和FREQ1的输出，分别送入相位累加器，即可实现两种不同输出频率的切换即FSK 调制，输出波形的相位还可以保持连续。
同理切换相位寄存器PHASE0~PHASE3就可以方便地实现DPSK 和QPSK 等调制。
AD9832通常使用25 MHz 时钟频率，根据采样定律，最高输出频率f out ≤ f clk /2，为了取得比较理想的波形，实际应用中一般只能40％f clk ，即10 MHz 。
若产生3.1 MHz 正弦波，f clk =25 MHz ，f out =3.1 MHz ，相位累加器宽度N ＝32，则频率控制字为K ＝232 ×f out / f clk = 232×3.1/25 = 532 575 944 = 1FBE76C8 （十六进制） 频率分辨率为Δf = （1/2N ）×f clk =1/232×25 000 000=0.005 821 H Z可见，AD9832可以产生很宽频率范围（0~10 MH Z ）的正弦波，同时保持很高的频率分辨率（0.005 821 H Z ）。
在25 MH Z 时钟频率，输出1 MH Z 信号频率时，信噪比S/N ≥50 dB [2]。
这些优秀的性能在通信与电子系统中得到了广泛应用。
其主要管脚定义如表1所示。
表1 主要管脚定义定义 编号 功能 FSYNC 9 串行端口同步信号，逻辑低使能串行端口 SCLK 7 串行端口时钟信号SDATA 8 串行端口数据输入信号FSELECT 10频率选择，用于选择内部2个频率寄存器FREQ0和FREQ1 PSEL0、1 12、11相位选择，用于选择4个相位寄存器PHASE0~3 MCLK 6主时钟输入输出，为芯片提供系统时钟，有效范围500k~5M HzREFIN 、OUT 2、3 内部DAC 基准电压输入、输出。
采用内部基准电压，REFIN 悬空IOUT 14DAC 输出，近似为高阻电流源，通过负载电阻转换成电压输出 FSADJUST 1DAC 满度输出调制，需要在此端和AGND 之间接一个电阻3 典型应用设计3.1 电路设计和PCB 布局AD9832典型应用电路较简单，请参见图3。
IOUT 端子满刻度输出电流I max = 12.5×V ref /R set ，电路使用内部电压基准（若对输出电压精度要求非常高，需要使用外部基准），幅度为1.21 V ；R set 就是和FSADJUST 端子相连的电阻，即R 3，通常取3.9 k Ω，I max = 12.5×1.21 / 3.9 = 3.88 mA ，输出峰值电压Vp = 3.88×510 = 1.978 8 V 。
如果需要更高的输出电压，应在后级接一级运放加以放大，但注意运放要有足够的带宽，可以使用OP37或者速度更快的运放。
DDS 输出信号在转换瞬间会带有轻微毛刺，需要加低通滤波器，以使波形更纯净。
可以使用高阶RC 有IOUTFSYNC SCLK SDATA PSEL0 PSEL1图2 AD9832内部结构框图《测控技术》2004年第23卷第12期·70· 源滤波器，推荐使用开关电容滤波器，如八阶椭圆滤波器MAX293，使用更方便，便于调整，当然滤波性也能更好[3]。
